CN115132664A - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明涉及一种半导体结构及其形成方法。所述半导体结构的形成方法包括如下步骤：提供衬底；于所述衬底内形成第一沟槽结构和第二沟槽结构，将所述衬底分隔为呈阵列排布的多个有源区，所述第一沟槽结构位于沿所述第一方向平行排布的两个所述有源区之间，且所述第一沟槽结构呈环形，多个所述第二沟槽结构沿所述第二方向平行排布，且所述第二沟槽结构位于沿所述第二方向平行排布的相邻的两行所述有源区之间，所述第一沟槽结构与所述第二沟槽结构连通；形成第一隔离结构和第二隔离结构；形成字线，所述字线至少穿过所述第一隔离结构和所述第二隔离结构。本发明降低了字线与邻近有源区之间的耦合效应，改善了半导体结构的电性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
在当前的DRAM结构中，衬底内部具有呈阵列排布的多个有源区，且相邻的有源区之间通过浅沟槽隔离结构相互隔离。在沿字线的延伸方向上，浅沟槽隔离结构与有源区交替排布。所述衬底内部浅沟槽隔离结构的尺寸均相同，且同一条字线位于所述浅沟槽隔离结构中的深度大于位于所述有源区中的深度，这就导致字线位于浅沟槽隔离结构中的部分和与其相邻的有源区的耦合效应比较明显，从而影响了DRAM的电性能。
因此，如何降低字线与有源区之间的耦合效应，改善半导体结构的电性能，是当前亟待解决的技术问题。
发明内容
本发明提供一种半导体结构及其形成方法，用于解决现有半导体结构内部字线与有源区之间耦合效应较大的问题，以改善半导体结构的电性能。
为了解决上述问题，本发明提供了一种半导体结构的形成方法，包括如下步骤：
提供衬底；
于所述衬底内形成多个第一沟槽结构和多个第二沟槽结构，将所述衬底分隔为沿第一方向和第二方向呈阵列排布的多个有源区，所述第一沟槽结构位于沿所述第一方向平行排布的两个所述有源区之间，且所述第一沟槽结构呈环形，多个所述第二沟槽结构沿所述第二方向平行排布，且所述第二沟槽结构位于沿所述第二方向平行排布的相邻的两行所述有源区之间，所述第一沟槽结构与所述第二沟槽结构连通，所述第一方向和所述第二方向均平行于所述衬底表面，且所述第一方向与所述第二方向相交；
于所述第一沟槽结构内形成第一隔离结构、并于所述第二沟槽结构内形成第二隔离结构；
于所述衬底内形成沿第三方向延伸的字线，所述字线至少穿过所述第一隔离结构和所述第二隔离结构，所述第三方向平行于所述衬底表面且与所述第一方向和所述第二方向均相交。
可选的，于所述衬底内形成多个第一沟槽结构和多个第二沟槽结构的具体步骤包括：
形成图案化的第一掩模层，所述第一掩模层中具有多个第一刻蚀结构和多个第二刻蚀结构，多个所述第一刻蚀结构均呈环形且沿所述第一方向和所述第二方向呈阵列排布，所述第二刻蚀结构呈沿所述第一方向延伸的条形结构，且多个所述第二刻蚀结构沿所述第二方向平行排布，所述第一刻蚀结构与所述第二刻蚀结构连通；
沿所述第一刻蚀结构和所述第二刻蚀结构刻蚀所述衬底，于所述衬底内形成多个第一沟槽结构和多个第二沟槽结构。
可选的，形成图案化的第一掩模层的具体步骤包括：
形成第一掩模层于所述衬底表面，所述第一掩模层中具有多条沿所述第一方向延伸、且沿所述第二方向平行排布的第一刻蚀槽；
回填所述第一刻蚀槽，形成覆盖所述第一掩模层的第二掩模层；
图案化所述第二掩模层，形成多个环形的第二刻蚀槽，且多个环形的所述第二刻蚀槽沿所述第一方向和所述第二方向呈阵列排布；
沿所述第二刻蚀槽刻蚀所述第一掩模层、并去除所述第二掩模层，形成图案化的所述第一掩模层。
可选的，所述第一沟槽结构沿所述第一方向的沟槽宽度小于所述第二沟槽结构沿所述第二方向的沟槽宽度。
可选的，环形的所述第一沟槽结构的内圈直径为20nm～80nm。
可选的，所述第二隔离结构包括第一子隔离部分和第二子隔离部分，所述第一子隔离部分位于沿所述第二方向平行排布的两个所述第一隔离结构之间，所述第二子隔离部分位于沿所述第二方向平行排列的两个所述有源区之间；
所述第一子隔离部分在所述衬底内部的延伸深度大于所述第二子隔离部分在所述衬底内部的延伸深度。
可选的，所述第一子隔离部分在所述衬底内部的延伸深度为200nm～500nm。
可选的，所述第二子隔离部分在所述衬底内部的延伸深度为100nm～300nm。
可选的，于所述第一沟槽结构内形成第一隔离结构、并于所述第二沟槽结构内形成第二隔离结构的具体步骤包括：
填充介电材料于所述第一沟槽结构内和所述第二沟槽结构内，同时形成所述第一隔离结构和所述第二隔离结构。
可选的，于所述衬底内形成沿所述第三方向延伸的字线的具体步骤包括：
沿所述第三方向刻蚀所述第一隔离结构、所述第二隔离结构和所述有源区，形成沿所述第三方向贯穿所述第一隔离结构、所述第二隔离结构和所述有源区的第三沟槽；
填充所述第三沟槽，形成所述字线。
为了解决上述问题，本发明还提供了一种半导体结构，包括：
衬底；
多个有源区，多个所述有源区在所述衬底内部沿第一方向和第二方向呈阵列排布，所述第一方向和所述第二方向均平行于所述衬底表面，且所述第一方向与所述第二方向相交；
位于所述衬底内的第一隔离结构和第二隔离结构，所述第一隔离结构位于沿所述第一方向平行排布的两个所述有源区之间，且所述第一隔离结构呈环形，多个所述第二隔离结构沿所述第二方向平行排布，且所述第二隔离结构位于沿所述第二方向平行排布的相邻的两行所述有源区之间，所述第一隔离结构与所述第二隔离结构连通；
字线，所述字线沿第三方向延伸且至少穿过所述第一隔离结构和所述第二隔离结构，所述第三方向平行于所述衬底表面且与所述第一方向和所述第二方向均相交。
可选的，所述第一隔离结构沿所述第一方向的宽度小于所述第二隔离结构沿所述第二方向的宽度。
可选的，环形的所述第一隔离结构的内圈直径为20nm～80nm。
可选的，所述第二隔离结构包括第一子隔离部分和第二子隔离部分，所述第一子隔离部分位于沿所述第二方向平行排布的两个所述第一隔离结构之间，所述第二子隔离部分位于沿所述第二方向平行排列的两个所述有源区之间；
所述第一子隔离部分在所述衬底内部的延伸深度大于所述第二子隔离部分在所述衬底内部的延伸深度。
可选的，所述第一子隔离部分在所述衬底内部的延伸深度为200nm～500nm。
可选的，所述第二子隔离部分在所述衬底内部的延伸深度为100nm～300nm。
可选的，所述第一隔离结构和所述第二隔离结构的材料相同。
可选的，所述第一隔离结构和所述第二隔离结构的材料的介电常数值均小于3。
可选的，多条所述字线沿第四方向平行排布，所述第四方向平行于所述衬底表面且与所述第三方向垂直；
相邻的两条所述字线穿过同一所述有源区。
可选的，还包括：
位于同一所述有源区内的两个电容接触部，两个所述电容接触部分布于同一所述有源区沿所述第一方向的相对两端；
位于所述有源区内的位线接触部，所述位线接触部位于两个所述电容接触部之间；
多条沿所述第三方向平行排布的位线，每条所述位线沿所述第四方向延伸，每个所述位线接触部与一条所述位线电连接。
本发明提供的半导体结构及其形成方法，通过位于衬底内的第一隔离结构和第二隔离结构将所述衬底内划分成沿第一方向和第二方向呈阵列排布的多个有源区，且所述第一隔离结构位于沿所述第一方向平行排布的两个所述有源区之间，且所述第一隔离结构呈环形，多个所述第二隔离结构沿所述第二方向平行排布，且所述第二隔离结构位于沿所述第二方向平行排布的相邻的两行所述有源区之间，所述第一隔离结构与所述第二隔离结构连通，即通过改变所述衬底内部有源区与隔离结构的排布方式，降低了字线与邻近有源区之间的耦合效应，改善了半导体结构的电性能。
附图说明
附图1是本发明具体实施方式中半导体结构的形成方法流程图；
附图2A-2V是本发明具体实施方式在形成半导体结构的过程中主要的工艺截面示意图。
具体实施方式
下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种半导体结构的形成方法，附图1是本发明具体实施方式中半导体结构的形成方法流程图，附图2A-2V是本发明具体实施方式在形成半导体结构的过程中主要的工艺截面示意图。本具体实施方式中所述的半导体结构可以是但不限于DRAM。如图1、图2A-图2V所示，本具体实施方式提供的半导体结构的形成方法，包括如下步骤：
步骤S11，提供衬底10，如图2B所示。
具体来说，所述衬底10可以是但不限于硅衬底或者多晶硅衬底，本具体实施方式中以所述衬底10为硅衬底为例进行说明，所述衬底10用于支撑在其上的器件结构。在其他示例中，所述衬底10可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。所述衬底10可以为单层衬底，也可以为由多个半导体层叠置构成的多层衬底。
步骤S12，于所述衬底10内形成多个第一沟槽结构24和多个第二沟槽结构25，将所述衬底10分隔为沿第一方向D1和第二方向D2呈阵列排布的多个有源区26，所述第一沟槽结构24位于沿所述第一方向D1平行排布的两个所述有源区26之间，且所述第一沟槽结构24呈环形，多个所述第二沟槽结构25沿所述第二方向D2平行排布，且所述第二沟槽结构25位于沿所述第二方向D2平行排布的相邻的两行所述有源区26之间，所述第一沟槽结构24与所述第二沟槽结构25连通，所述第一方向D1和所述第二方向D2均平行于所述衬底10表面，且所述第一方向D1与所述第二方向D2相交，如图2M-图2R所示。
可选的，于所述衬底10内形成多个第一沟槽结构24和多个第二沟槽结构25的具体步骤包括：
形成图案化的第一掩模层21，所述第一掩模层21中具有多个第一刻蚀结构和多个第二刻蚀结构，多个所述第一刻蚀结构均呈环形且沿所述第一方向D1和所述第二方向D2呈阵列排布，所述第二刻蚀结构呈沿所述第一方向D1延伸的条形结构，且多个所述第二刻蚀结构沿所述第二方向D2平行排布，所述第一刻蚀结构与所述第二刻蚀结构连通；
沿所述第一刻蚀结构和所述第二刻蚀结构刻蚀所述衬底10，于所述衬底10内形成多个第一沟槽结构24和多个第二沟槽结构25。
可选的，形成图案化的第一掩模层21的具体步骤包括：
形成第一掩模层21于所述衬底10表面，所述第一掩模层21中具有多条沿所述第一方向D1延伸、且沿所述第二方向D2平行排布的第一刻蚀槽211，如图2E和图2F所示，图2F是图2E沿AB方向的截面示意图；
回填所述第一刻蚀槽211，形成覆盖所述第一掩模层21的第二掩模层22；
图案化所述第二掩模层22，形成多个环形的第二刻蚀槽221，且多个环形的所述第二刻蚀槽221沿所述第一方向D1和所述第二方向D2呈阵列排布，如图2J、图2K和图2L所示，图2K实施图2J沿AB方向的截面示意图，图2L是图2K沿CD方向的截面示意图；
沿所述第二刻蚀槽221刻蚀所述第一掩模层21、并去除所述第二掩模层22，形成图案化的所述第一掩模层21，如图2M、图2N和图2O所示，图2N是图2M沿AB方向的截面示意图，图2O是图2M沿CD方向的截面示意图。
具体来说，首先，于所述衬底10表面形成所述第一掩模层21，并于所述第一掩模层21表面形成图案化的第一光阻层20，所述第一光阻层20中具有多个沿垂直于所述衬底10表面的方向贯穿所述第一光阻层20的第一刻蚀窗口201，多个所述第一刻蚀窗口201沿所述第二方向D2平行排布，且每一所述第一刻蚀窗口201沿所述第一方向D1延伸，如图2A和图2B所示，图2B是图2A沿AB方向的截面示意图。之后，沿所述第一刻蚀窗口201向下刻蚀所述第一掩模层21，于所述第一掩模层21中形成多个所述第一刻蚀槽211，多个所述第一刻蚀槽211沿所述第二方向D2平行排布，且每一个所述第一刻蚀槽211沿所述第一方向D1延伸，如图2C和图2D所示，图2D是图2C沿AB方向的截面示意图。去除所述第一光阻层20之后，得到如图2E和图2F所示的结构，图2F是图2E沿AB方向的截面示意图。所述第一掩模层21的材料可以为氮化硅、氧化硅或者碳。所述第一掩模层21与所述衬底10之间应具有较高的刻蚀选择比，例如所述第一掩模层21与所述衬底10之间的刻蚀选择比大于3。所述CD方向与所述第一方向D1平行，所述AB方向与第三方向D3平行。
接着，形成填充满所述第一刻蚀槽211并覆盖所述第一掩模层21表面的第二掩模层22。所述第二掩模层22与所述第一掩模层21之间应具有较高的刻蚀选择比，以便后续进行选择性刻蚀。然后，形成图案化的第二光阻层23于所述第二掩模层22表面，所述第二光阻层23中具有环形的第二刻蚀窗口231，如图2G、图2H和图2I所示，图2H是图2G沿AB方向的截面示意图，图2I是图2G沿CD方向的截面示意图。所述第二刻蚀窗口231沿垂直于所述衬底10表面方向的投影位于所述第一刻蚀槽211中。沿所述第二刻蚀窗口231刻蚀所述第二掩模层22，在所述第二掩模层22中形成第二刻蚀槽221，在去除所述第二光阻层23之后，得到如图2J、图2K和图2L所示的结构，图2K是图2J沿AB方向的截面示意图，图2L是图2J沿CD方向的截面示意图。
多个所述第二刻蚀槽221沿所述第一方向D1和所述第二方向D2呈阵列排布是指，多个所述第二刻蚀槽221在所述第一方向D1和所述第二方向D2形成的平面内呈二维阵列排布。例如多个所述第二刻蚀槽221沿所述第一方向D1平行排布，形成一行所述第二刻蚀槽221；多个所述第二刻蚀槽221沿所述第二方向D2平行排布，形成一列所述第二刻蚀槽221。
沿所述第二刻蚀槽221向下刻蚀所述第一掩模层21之后去除所述第二掩模层22，以在所述第一掩模层221中形成多个第一刻蚀结构和多个第二刻蚀结构。继续沿所述第一刻蚀结构和所述第二刻蚀结构刻蚀所述衬底10，于所述衬底10内形成多个第一沟槽结构24和多个第二沟槽结构25，如图2M、图2N和图2O所示，图2N是图2M沿AB方向的截面示意图，图2O是图2M沿CD方向的截面示意图。如图2M和图2N所示，所述第二沟槽结构25中的部分区域与所述第一沟槽结构24连通，形成连通沟槽251，由于受刻蚀载入效应的影响，所述连通沟槽251在所述衬底10内部的延伸深度大于所述第二沟槽结构25中其他部分区域在所述衬底10内部的延伸深度。
步骤S13，于所述第一沟槽结构24内形成第一隔离结构27、并于所述第二沟槽结构25内形成第二隔离结构28，如图2P、图2Q和图2R所示，图2Q是图2P沿AB方向的截面示意图，图2R是图2P沿CD方向的截面示意图。
可选的，于所述第一沟槽结构24内形成第一隔离结构27、并于所述第二沟槽结构25内形成第二隔离结构28的具体步骤包括：
填充介电材料于所述第一沟槽结构24内和所述第二沟槽结构25内，同时形成所述第一隔离结构27和所述第二隔离结构28。
具体来说，在填充所述介电材料，并去除所述第一掩模层21之后，于所述衬底10内形成多个沿所述第一方向D1和所述第二方向D2呈阵列排布的有源区26，如图2P、图2Q和图2R所示。沿所述第一方向D1和所述第二方向D2呈阵列排布的有源区26是指，多个所述有源区26在所述第一方向D1和所述第二方向D2形成的平面内呈二维阵列排布。所述介电材料的介电常数值可以小于3(例如氧化硅材料)，以隔离相邻所述有源区26之间的漏电，并进一步减轻字线与邻近有源区之间的电耦合效应。
步骤S14，于所述衬底10内形成沿所述第三方向D3延伸的字线29，所述字线29至少穿过所述第一隔离结构27和所述第二隔离结构28，所述第三方向D3平行于所述衬底10表面且与所述第一方向D1和所述第二方向D2均相交，如图2S、图2T和图2U所示，图2T是图2S沿AB方向的截面示意图，图2U是图2S沿EF方向的截面示意图。
在形成所述字线29之前，还可以对所述衬底10内部的所述有源区进行掺杂，例如掺杂硼等元素形成沟道区，掺杂磷等元素形成LDD(轻掺杂漏区)，掺杂砷等元素形成浅结(shallow juction)。
可选的，于所述衬底10内形成沿所述第三方向D3延伸的字线29的具体步骤包括：
沿所述第三方向D3刻蚀所述第一隔离结构27、所述第二隔离结构28和所述有源区26，形成沿所述第三方向D3贯穿所述第一隔离结构27、所述第二隔离结构28和所述有源区26的第三沟槽31；
填充所述第三沟槽31，形成所述字线29。
具体来说，在形成所述第一隔离结构27和所述第二隔离结构28之后，回刻蚀所述第一隔离结构27、所述第二隔离结构28、并同时刻蚀所述有源区26，形成沿所述第三方向D3延伸的第三沟槽31。之后，形成覆盖所述第三沟槽31内壁的栅介质层32、覆盖所述栅介质层32表面并填充满所述第三沟槽31的字线29。本领域技术人员还可以根据实际需要在所述栅介质层32与所述字线29之间形成扩散阻挡层。所述扩散阻挡层的材料可以是但不限于TiN。之后，形成覆盖于所述字线29上的绝缘介电层30。
在本具体实施方式中，所述第一隔离结构27和所述第二隔离结构28共同构成用于隔离相邻有源区的浅沟槽隔离结构，环形的所述第一隔离结构27的加入，减小了所述字线29与邻近的所述有源区26之间的电荷耦合效应。
可选的，所述第一沟槽结构24沿所述第一方向D1的沟槽宽度小于所述第二沟槽结构25沿所述第二方向D2的沟槽宽度。
所述第一沟槽结构24用于隔离沿所述第一方向D1排布、且相邻的两个所述有源区26，所述第二沟槽结构25用于隔离沿所述第二方向D2排列、且相邻的两行所述有源区26(每行所述有源区26包括沿所述第一方向D1平行排列的多个所述有源区26)。将所述第一沟槽结构24沿所述第一方向D1的沟槽宽度小于所述第二沟槽结构25沿所述第二方向D2的沟槽宽度，可以有效避免沿所述第二方向D2排布、且相邻的两行所述有源区26之间的信号串扰。
可选的，环形的所述第一沟槽结构24的内圈直径Z3(参见图2T)为20nm～80nm。
可选的，所述第二隔离结构28包括第一子隔离部分281和第二子隔离部分282，所述第一子隔离部分281位于沿所述第二方向D2平行排布的两个所述第一隔离结构24之间，所述第二子隔离部分282位于沿所述第二方向D2平行排列的两个所述有源区26之间；
由于在形成所述第一子隔离部分281和所述第二子隔离部分282时，所述第一子隔离部分281的掩膜开口尺寸大于所述第二子隔离部分282的掩膜开口尺寸，因此，所述第一子隔离部分281在所述衬底10内部的延伸深度Z1大于所述第二子隔离部分282在所述衬底10内部的延伸深度Z2，参见图2P和图2Q。
可选的，所述第一子隔离部分281在所述衬底10内部的延伸深度为200nm～500nm。
可选的，所述第二子隔离282部分在所述衬底10内部的延伸深度为100nm～300nm。
在形成所述字线29之后，还可以在所述有源区内形成电容接触部35和位线接触部34。其中，每个所述有源区26中形成两个所述电容接触部35和一个所述位线接触部34，两个所述电容接触部35分布于同一所述有源区26沿所述第一方向D1的相对两端，所述位线接触部34位于两个所述电容接触部35之间。接着，再在所述衬底10上方形成多条沿所述第三方向D3平行排布的位线33，每条所述位线33沿所述第四方向D4延伸，每个所述位线接触部34与一条所述位线33电连接，得到如图2V所示的结构。
不仅如此，本具体实施方式还提供了一种半导体结构。本具体实施方式提供的半导体结构可以采用如图1、图2A-图2V所示的方法形成。本具体实施方式提供的半导体结构的示意图可以参见图2P-图2V。如图2P-图2V所示，本具体实施方式提供的半导体结构，包括：
衬底10；
多个有源区26，多个所述有源区26在所述衬底10内部沿第一方向D1和第二方向D2呈阵列排布，所述第一方向D1和所述第二方向D2均平行于所述衬底10表面，且所述第一方向D1与所述第二方向D2相交；
位于所述衬底10内的第一隔离结构27和第二隔离结构28，所述第一隔离结构27位于沿所述第一方向D1平行排布的两个所述有源区26之间，且所述第一隔离结构27呈环形，多个所述第二隔离结构28沿所述第二方向D2平行排布，且所述第二隔离结构28位于沿所述第二方向D2平行排布的相邻的两行所述有源区26之间，所述第一隔离结构27与所述第二隔离结构28连通；
字线29，所述字线29沿第三方向D3延伸且至少穿过所述第一隔离结构27和所述第二隔离结构28，所述第三方向D3平行于所述衬底10表面且与所述第一方向D1和所述第二方向D2均相交。
可选的，所述第一隔离结构27沿所述第一方向D1的宽度小于所述第二隔离结构28沿所述第二方向D2的宽度。
可选的，环形的所述第一隔离结构27的内圈直径Z3为20nm～80nm。
可选的，所述第二隔离结构28包括第一子隔离部分281和第二子隔离部分282，所述第一子隔离部分281位于沿所述第二方向D2平行排布的两个所述第一隔离结构24之间，所述第二子隔离部分282位于沿所述第二方向D2平行排列的两个所述有源区26之间；
所述第一子隔离部分281在所述衬底10内部的延伸深度Z1大于所述第二子隔离部分282在所述衬底10内部的延伸深度Z2。
可选的，所述第一子隔离部分281在所述衬底10内部的延伸深度为200nm～500nm。
可选的，所述第二子隔离282部分在所述衬底10内部的延伸深度为100nm～300nm。
可选的，所述第一隔离结构27和所述第二隔离结构28的材料相同。例如，均为氧化硅。
可选的，所述第一隔离结构27和所述第二隔离结构28的材料的介电常数值均小于3。
可选的，多条所述字线29沿第四方向D4平行排布，所述第四方向D4平行于所述衬底10表面且与所述第三方向D3垂直；
相邻的两条所述字线29穿过同一所述有源区26。
可选的，所述半导体结构还包括：
位于同一所述有源区26内的两个电容接触部35，两个所述电容接触部35分布于同一所述有源区26沿所述第一方向D1的相对两端；
位于所述有源区26内的位线接触部34，所述位线接触部34位于两个所述电容接触部35之间；
多条沿所述第三方向D3平行排布的位线33，每条所述位线33沿所述第四方向D4延伸，每个所述位线接触部34与一条所述位线33电连接。
本具体实施方式提供的半导体结构及其形成方法，通过位于衬底内的第一隔离结构和第二隔离结构将所述衬底内划分成沿第一方向和第二方向呈阵列排布的多个有源区，且所述第一隔离结构位于沿所述第一方向平行排布的两个所述有源区之间，且所述第一隔离结构呈环形，多个所述第二隔离结构沿所述第二方向平行排布，且所述第二隔离结构位于沿所述第二方向平行排布的相邻的两行所述有源区之间，所述第一隔离结构与所述第二隔离结构连通，即通过改变所述衬底内部有源区与隔离结构的排布方式，降低了字线与邻近有源区之间的耦合效应，改善了半导体结构的电性能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括如下步骤：
提供衬底；
于所述衬底内形成多个第一沟槽结构和多个第二沟槽结构，将所述衬底分隔为沿第一方向和第二方向呈阵列排布的多个有源区，所述第一沟槽结构位于沿所述第一方向平行排布的两个所述有源区之间，且所述第一沟槽结构呈环形，多个所述第二沟槽结构沿所述第二方向平行排布，且所述第二沟槽结构位于沿所述第二方向平行排布的相邻的两行所述有源区之间，所述第一沟槽结构与所述第二沟槽结构连通，所述第一方向和所述第二方向均平行于所述衬底表面，且所述第一方向与所述第二方向相交；
于所述第一沟槽结构内形成第一隔离结构、并于所述第二沟槽结构内形成第二隔离结构；
于所述衬底内形成沿第三方向延伸的字线，所述字线至少穿过所述第一隔离结构和所述第二隔离结构，所述第三方向平行于所述衬底表面且与所述第一方向和所述第二方向均相交。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，于所述衬底内形成多个第一沟槽结构和多个第二沟槽结构的具体步骤包括：
形成图案化的第一掩模层，所述第一掩模层中具有多个第一刻蚀结构和多个第二刻蚀结构，多个所述第一刻蚀结构均呈环形且沿所述第一方向和所述第二方向呈阵列排布，所述第二刻蚀结构呈沿所述第一方向延伸的条形结构，且多个所述第二刻蚀结构沿所述第二方向平行排布，所述第一刻蚀结构与所述第二刻蚀结构连通；
沿所述第一刻蚀结构和所述第二刻蚀结构刻蚀所述衬底，于所述衬底内形成多个第一沟槽结构和多个第二沟槽结构。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，形成图案化的第一掩模层的具体步骤包括：
形成第一掩模层于所述衬底表面，所述第一掩模层中具有多条沿所述第一方向延伸、且沿所述第二方向平行排布的第一刻蚀槽；
回填所述第一刻蚀槽，形成覆盖所述第一掩模层的第二掩模层；
图案化所述第二掩模层，形成多个环形的第二刻蚀槽，且多个环形的所述第二刻蚀槽沿所述第一方向和所述第二方向呈阵列排布；
沿所述第二刻蚀槽刻蚀所述第一掩模层、并去除所述第二掩模层，形成图案化的所述第一掩模层。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一沟槽结构沿所述第一方向的沟槽宽度小于所述第二沟槽结构沿所述第二方向的沟槽宽度。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，环形的所述第一沟槽结构的内圈直径为20nm～80nm。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二隔离结构包括第一子隔离部分和第二子隔离部分，所述第一子隔离部分位于沿所述第二方向平行排布的两个所述第一隔离结构之间，所述第二子隔离部分位于沿所述第二方向平行排列的两个所述有源区之间；
所述第一子隔离部分在所述衬底内部的延伸深度大于所述第二子隔离部分在所述衬底内部的延伸深度。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述第一子隔离部分在所述衬底内部的延伸深度为200nm～500nm。
8.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述第二子隔离部分在所述衬底内部的延伸深度为100nm～300nm。
9.根据权利要求1所述的半导体结构的形成方法，其特征在于，于所述第一沟槽结构内形成第一隔离结构、并于所述第二沟槽结构内形成第二隔离结构的具体步骤包括：
填充介电材料于所述第一沟槽结构内和所述第二沟槽结构内，同时形成所述第一隔离结构和所述第二隔离结构。
10.根据权利要求1所述的半导体结构的形成方法，其特征在于，于所述衬底内形成沿所述第三方向延伸的字线的具体步骤包括：
沿所述第三方向刻蚀所述第一隔离结构、所述第二隔离结构和所述有源区，形成沿所述第三方向贯穿所述第一隔离结构、所述第二隔离结构和所述有源区的第三沟槽；
填充所述第三沟槽，形成所述字线。
11.一种半导体结构，其特征在于，包括：
衬底；
多个有源区，多个所述有源区在所述衬底内部沿第一方向和第二方向呈阵列排布，所述第一方向和所述第二方向均平行于所述衬底表面，且所述第一方向与所述第二方向相交；
位于所述衬底内的第一隔离结构和第二隔离结构，所述第一隔离结构位于沿所述第一方向平行排布的两个所述有源区之间，且所述第一隔离结构呈环形，多个所述第二隔离结构沿所述第二方向平行排布，且所述第二隔离结构位于沿所述第二方向平行排布的相邻的两行所述有源区之间，所述第一隔离结构与所述第二隔离结构连通；
字线，所述字线沿第三方向延伸且至少穿过所述第一隔离结构和所述第二隔离结构，所述第三方向平行于所述衬底表面且与所述第一方向和所述第二方向均相交。
12.根据权利要求11所述的半导体结构，其特征在于，所述第一隔离结构沿所述第一方向的宽度小于所述第二隔离结构沿所述第二方向的宽度。
13.根据权利要求11所述的半导体结构，其特征在于，环形的所述第一隔离结构的内圈直径为20nm～80nm。
14.根据权利要求11所述的半导体结构，其特征在于，所述第二隔离结构包括第一子隔离部分和第二子隔离部分，所述第一子隔离部分位于沿所述第二方向平行排布的两个所述第一隔离结构之间，所述第二子隔离部分位于沿所述第二方向平行排列的两个所述有源区之间；
所述第一子隔离部分在所述衬底内部的延伸深度大于所述第二子隔离部分在所述衬底内部的延伸深度。
15.根据权利要求14所述的半导体结构，其特征在于，所述第一子隔离部分在所述衬底内部的延伸深度为200nm～500nm。
16.根据权利要求14所述的半导体结构，其特征在于，所述第二子隔离部分在所述衬底内部的延伸深度为100nm～300nm。
17.根据权利要求11所述的半导体结构，其特征在于，所述第一隔离结构和所述第二隔离结构的材料相同。
18.根据权利要求11所述的半导体结构，其特征在于，所述第一隔离结构和所述第二隔离结构的材料的介电常数值均小于3。
19.根据权利要求11所述的半导体结构，其特征在于，多条所述字线沿第四方向平行排布，所述第四方向平行于所述衬底表面且与所述第三方向垂直；相邻的两条所述字线穿过同一所述有源区。
20.根据权利要求19所述的半导体结构，其特征在于，还包括：
位于同一所述有源区内的两个电容接触部，两个所述电容接触部分布于同一所述有源区沿所述第一方向的相对两端；
位于所述有源区内的位线接触部，所述位线接触部位于两个所述电容接触部之间；
多条沿所述第三方向平行排布的位线，每条所述位线沿所述第四方向延伸，每个所述位线接触部与一条所述位线电连接。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115955839A (zh) * | 2023-03-03 | 2023-04-11 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN116033750A (zh) * | 2023-03-29 | 2023-04-28 | 长鑫存储技术有限公司 | 晶体管结构、半导体结构及其制备方法 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117139A (ja) * | 1997-06-25 | 1999-01-22 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US20030234414A1 (en) * | 2002-06-21 | 2003-12-25 | Brown Kris K. | Memory cell and method for forming the same |
| US20040229426A1 (en) * | 2003-05-14 | 2004-11-18 | Yueh-Chuan Lee | [shallow trench isolation structure and dynamic random access memory, and fabricating methods thereof] |
| US20070037345A1 (en) * | 2005-08-15 | 2007-02-15 | Dirk Manger | Memory cell array and memory cell |
| US20150069482A1 (en) * | 2013-09-11 | 2015-03-12 | Micron Technology, Inc. | DRAM Arrays, Semiconductor Constructions and DRAM Array Layouts |
| CN107425072A (zh) * | 2017-09-06 | 2017-12-01 | 睿力集成电路有限公司 | 一种半导体存储器的器件结构 |
| CN108933136A (zh) * | 2018-08-22 | 2018-12-04 | 长鑫存储技术有限公司 | 半导体结构、存储器结构及其制备方法 |
| CN110880507A (zh) * | 2018-09-05 | 2020-03-13 | 长鑫存储技术有限公司 | 半导体存储器及其形成方法 |
| CN111463205A (zh) * | 2020-04-08 | 2020-07-28 | 福建省晋华集成电路有限公司 | 存储器及其形成方法 |
| CN111564442A (zh) * | 2020-04-10 | 2020-08-21 | 中国科学院微电子研究所 | 半导体结构及制备方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106653754B (zh) * | 2015-11-03 | 2019-09-17 | 华邦电子股份有限公司 | 动态随机存取存储器 |
| KR20190084731A (ko) * | 2018-01-09 | 2019-07-17 | 삼성전자주식회사 | 소자분리막을 갖는 반도체 소자 및 그 제조 방법 |
| CN110896075B (zh) * | 2018-09-13 | 2022-02-08 | 长鑫存储技术有限公司 | 集成电路存储器及其制备方法 |
| TWI702711B (zh) * | 2019-07-04 | 2020-08-21 | 華邦電子股份有限公司 | 動態隨機存取記憶體及其製造方法 |
| CN114093867A (zh) * | 2020-09-11 | 2022-02-25 | 福建省晋华集成电路有限公司 | 半导体器件 |
-
2021
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Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117139A (ja) * | 1997-06-25 | 1999-01-22 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US20030234414A1 (en) * | 2002-06-21 | 2003-12-25 | Brown Kris K. | Memory cell and method for forming the same |
| US20040229426A1 (en) * | 2003-05-14 | 2004-11-18 | Yueh-Chuan Lee | [shallow trench isolation structure and dynamic random access memory, and fabricating methods thereof] |
| US20070037345A1 (en) * | 2005-08-15 | 2007-02-15 | Dirk Manger | Memory cell array and memory cell |
| US20150069482A1 (en) * | 2013-09-11 | 2015-03-12 | Micron Technology, Inc. | DRAM Arrays, Semiconductor Constructions and DRAM Array Layouts |
| CN107425072A (zh) * | 2017-09-06 | 2017-12-01 | 睿力集成电路有限公司 | 一种半导体存储器的器件结构 |
| CN108933136A (zh) * | 2018-08-22 | 2018-12-04 | 长鑫存储技术有限公司 | 半导体结构、存储器结构及其制备方法 |
| CN110880507A (zh) * | 2018-09-05 | 2020-03-13 | 长鑫存储技术有限公司 | 半导体存储器及其形成方法 |
| CN111463205A (zh) * | 2020-04-08 | 2020-07-28 | 福建省晋华集成电路有限公司 | 存储器及其形成方法 |
| CN111564442A (zh) * | 2020-04-10 | 2020-08-21 | 中国科学院微电子研究所 | 半导体结构及制备方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115955839A (zh) * | 2023-03-03 | 2023-04-11 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN115955839B (zh) * | 2023-03-03 | 2023-06-02 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN116033750A (zh) * | 2023-03-29 | 2023-04-28 | 长鑫存储技术有限公司 | 晶体管结构、半导体结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| CN115132664B (zh) | 2024-05-07 |
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