CN106856208A - 纳米线半导体器件及其形成方法 - Google Patents

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Abstract

一种纳米线半导体器件及其形成方法，其中形成方法包括：形成基底；在PMOS区域的基底内形成第一开口；向PMOS区域的第一开口内填充锗硅材料形成第一外延线；刻蚀第一外延线底部以及两侧的基底使第一外延线位于第二开口侧壁并悬空于第二开口的底部；对第一外延线进行热氧化处理，并去除热氧化处理过程中在第一外延线表面所形成的氧化物，以形成第一纳米线；形成第一围栅结构。本发明通过直接向第一开口内填充锗硅材料以形成第一外延线，因此第一外延线中锗硅材料分布较均匀，有利于后续通过热氧化工艺提高第一纳米线中的锗含量，也有利于提高所形成半导体器件的沟道性能，改善半导体器件性能。

Description

纳米线半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种纳米线半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的尺寸也越来越小。小尺寸下的短沟道效应和栅极漏电流的问题，使晶体管的性能变坏，因此通过缩小传统晶体管的物理尺寸来提高性能面临一系列的困难。
为了解决传统半导体器件物理尺寸难以进一步减小的困难，现有技术提出了一种纳米线半导体器件，为采用纳米线作为器件沟道的半导体结构。纳米线半导体器件具有较高的电流开关比，同时受到短沟道效应和漏致势垒降低效应的影响较小，因此具有较好的性能。
但是现有技术中所形成的纳米线半导体器件，难以保证器件的性能及其稳定性。
发明内容
本发明解决的问题是提供一种纳米线半导体器件及其形成方法，以提高器件的性能。
为解决上述问题，本发明提供一种纳米线半导体器件的形成方法，包括：
形成基底，所述基底包括PMOS区域；
在PMOS区域的基底内形成第一开口；
向PMOS区域的所述第一开口内填充锗硅材料，以形成第一外延线；
刻蚀所述第一外延线底部以及两侧的基底，在PMOS区域的基底内形成第二开口，使所述第一外延线位于所述第二开口侧壁并悬空于所述第二开口的底部；
对所述第一外延线进行热氧化处理，并去除热氧化处理过程中在所述第一外延线表面所形成的氧化物，以形成第一纳米线；
形成包围所述第一纳米线的第一围栅结构。
可选的，在基底内形成第一开口的步骤中，所述第一开口的形状为钵形。
可选的，形成第一外延线的步骤包括：所述第一外延线的长度在2纳米到50纳米范围内。
可选的，形成第一外延线的步骤包括：所述第一外延线的直径在2纳米到5纳米范围内。
可选的，向所述第一开口内填充锗硅材料的步骤包括：采用化学气相沉积、分子束外延或原子层沉积的方式向所述第一开口内填充锗硅材料。
可选的，按质量百分比计，所述第一纳米线中锗含量在15％到95％范围内。
可选的，形成第一纳米线的步骤包括：多次重复所述氧化和去除的步骤，以使所述第一纳米线中锗含量在15％到95％范围内。
可选的，形成基底的步骤包括：所述基底还包括NMOS区域；在PMOS区域的基底内形成第一开口的步骤中，在NMOS区域的基底内形成第三开口；向PMOS区域的所述第一开口内填充锗硅材料，以形成第一外延线的步骤中，向NMOS区域的所述第三开口内填充第一半导体材料，以形成第二外延线；
所述形成方法还包括：刻蚀所述第二外延线底部以及两侧的基底，在NMOS区域的基底内形成第四开口，使所述第二外延线位于所述第四开口的侧壁并悬空于所述第四开口的底部；在所述第二外延线表面形成第三半导体层，以形成第二纳米线；形成包围所述第二纳米线的第二围栅结构。
可选的，形成第三开口的步骤包括：刻蚀NMOS区域的第一开口，以形成第三开口。
可选的，形成第三开口的步骤包括：所述第三开口的形状为Sigma形。
可选的，所述第一半导体材料包括锗硅材料。
可选的，在形成第四开口的步骤之后，在形成第二纳米线的步骤之前，所述形成第三半导体层的步骤还包括：对所述第四开口底部进行热氧化处理。
可选的，形成第三半导体层的步骤包括：所述第三半导体层的材料包括III-V半导体材料。
可选的，形成第三半导体层的步骤包括：采用化学气相沉积、分子束外延或者原子层沉积的方式在所述第二纳米线表面形成第三半导体层。
相应的，本发明还提供一种纳米线半导体器件，包括：
基底，所述基底包括PMOS区域和NMOS区域；
位于所述PMOS区域的基底内的第一纳米线以及包围所述第一纳米线的第一围栅结构；
位于所述NMOS区域的基底内的第二纳米线以及包围所述第二纳米线的第二围栅结构。
可选的，所述第一纳米线为锗纳米线。
可选的，按质量百分比计，所述第一纳米线中锗含量在15％到95％范围内。
可选的，所述第二纳米线包括第二外延线以及覆盖所述第二外延线表面的第三半导体层。
可选的，所述第三半导体层的材料包括III-V族半导体材料。
可选的，垂直所述第二纳米线延伸方向的平面内，所述第二纳米线的截面形状为Sigma形。
与现有技术相比，本发明的技术方案具有以下优点：
本发明通过直接向第一开口内填充锗硅材料以形成第一外延线，因此所述第一外延线中锗硅材料分布较均匀，有利于后续通过热氧化工艺提高第一纳米线中的锗含量，也有利于提高所形成半导体器件的沟道性能，改善半导体器件性能。此外，通过热氧化工艺不但能够提高第一纳米线中锗含量，还能够使所形成的第一纳米线中原子充分弛豫，从而使所形成的第一纳米线表面更加圆滑，因此也有利于改善所形成半导体器件的性能。
本发明的可选方案中，所述基底还包括用于形成NMOS器件的NMOS区域，所述NMOS区域的基底内形成有第二纳米线。所述第二纳米线包括锗硅材料的第二外延线以及覆盖所述第二外延线的第三半导体层。所述第二外延线的截面为Sigma形，因此在所述第二外延线表面外延生长所形成的第三半导体层为以(111)方向为主的三五族半导体。所以利用这种结构的第二纳米线作为半导体器件沟道，能够获得较高的沟道电子迁移率，能够有效的提高所形成半导体器件的性能。
附图说明
图1至图4是现有技术中一种纳米线半导体器件的形成方法各个步骤的结构示意图；
图5至图22是本发明所提供纳米线半导体器件的形成方法一实施例各个步骤的结构示意图。
具体实施方式
由背景技术可知，现有技术中形成的纳米线半导体器件存在性能不良的问题。现结合纳米线半导体器件的形成过程分析产生性能不良问题的原因：
参考图1至图4，示出了现有技术中一种纳米线半导体器件的形成方法各个步骤的结构示意图。
参考图1，提供硅基底10。刻蚀所述基底10形成鳍部11，在相邻鳍部11之间形成隔离层12。
参考图2，在所述鳍部11顶端通过选择性外延的方式形成锗硅外延线20。之后，回刻所述隔离结构12，露出所述鳍部11的部分侧面。
参考图3，去除所述鳍部11侧面的部分厚度，以使所述鳍部11的侧面向内弯曲(necked-in)。
结合参考图4，对所述锗硅外延线20进行氧化退火处理，以形成锗纳米线30，所述锗纳米线30表面覆盖有氧化层31。
锗硅外延线20包围在所述鳍部11顶端，因此所形成的锗硅外延线20为具有硅核的外延线，虽然通过后续的氧化退火处理，能够使锗向中心聚集以形成锗纳米线30，但是由于内核硅含量较高，因此提高锗纳米线30中锗含量的工艺难度较大，因此所形成的半导体器件中，纳米线内锗含量较低，从而影响所形成的半导体器件的性能。
为解决所述技术问题，本发明提供一种纳米线场半导体器件的形成方法，包括：
形成基底，所述基底包括PMOS区域；在PMOS区域的基底内形成第一开口；向PMOS区域的所述第一开口内填充锗硅材料，以形成第一外延线；刻蚀所述第一外延线底部以及两侧的基底，在PMOS区域的基底内形成第二开口，使所述第一外延线位于所述第二开口侧壁并悬空于所述第二开口的底部；对所述第一外延线进行热氧化处理，并去除热氧化处理过程中在所述第一外延线表面所形成的氧化物，以形成第一纳米线；形成包围所述第一纳米线的第一围栅结构。
本发明通过直接向第一开口内填充锗硅材料以形成第一外延线，因此所述第一外延线中锗硅材料分布较均匀，有利于后续通过热氧化工艺提高第一纳米线中的锗含量，也有利于提高所形成半导体器件的沟道性能，改善半导体器件性能。此外，通过热氧化工艺不但能够提高第一纳米线中锗含量，还能够使所形成的第一纳米线中原子充分弛豫，从而使所形成的第一纳米线表面更加圆滑，因此也有利于改善所形成半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图5至图22，示出了本发明所提供纳米线半导体器件的形成方法一实施例各个步骤的结构示意图。
参考图5和图6，首先形成基底100，所述基底100包括PMOS区域110，其中图6是图5沿AA线的剖视图。
所述PMOS区域110用于形成PMOS器件。本实施例中，所述基底100还包括NMOS区域120，用于形成NMOS器件。
所述基底100包括半导体衬底101和位于半导体衬底101内的隔离结构102。
所述半导体衬底101是后续工艺的工作平台。所述半导体衬底101材料选自单晶硅、多晶硅或非晶硅；所述半导体衬底101也可以选自硅、锗、砷化镓或硅锗化合物；所述半导体衬底101还可以选自具有外延层或外延层上硅结构；所述半导体衬底101还可以是其他半导体材料，本发明对此不作任何限定。本实施例中所述半导体衬底101材料为硅。
所述隔离结构102用于实现半导体结构之间的电隔离。所述隔离结构102的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料(介电常数小于2.5)中的一种或多种组合。本实施例中，所述隔离结构102的材料为氧化硅。
需要说明的是，相邻隔离结构102之间的距离太小，会影响后续纳米线的形成；相邻隔离结构120之间的距离太大，则不利于提高器件密度，提高集成度。本实施例中，相邻隔离结构102之间的距离在10纳米到50纳米范围内。
形成所述隔离结构102的步骤包括：提供半导体衬底101；在所述半导体衬底101上形成图形化的第一掩膜层，所述第一掩膜层内形成有开口，所述开口用于定义所述隔离结构102的尺寸与位置；以所述第一掩膜层为掩膜刻蚀所述半导体衬底101，在所述半导体衬底101内形成沟槽；填充所述沟槽以形成隔离结构102。
形成图形化的第一掩膜层的步骤包括：在所述半导体衬底101表面形成第一掩膜材料层；在所述第一掩膜材料层表面形成图形化的第一光刻胶层，以所述图形化的第一光刻胶层为掩膜刻蚀所述第一掩膜材料层直至露出所述半导体衬底101表面为止，形成所述第一掩膜层。
本实施例中，通过第一光刻胶层图形化所述第一掩膜材料层，可以通过涂布工艺和光刻工艺形成所述第一光刻胶层。在本发明其他实施例中，为了缩小所形成半导体器件的尺寸，还可以采用多重图形化掩膜工艺形成。具体的，所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned DoublePatterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。
需要说明的是，本实施例中，在形成所述隔离结构102的步骤之前，所述形成方法还包括清理所述半导体衬底101的表面，以去除杂质提供洁净的操作平面。
参考图7和图8，在PMOS区域110的基底100内形成第一开口111，其中图8是图7中沿BB线的剖视图。
需要说明的是，本实施例中，在形成所述隔离结构102的步骤之后，所述形成方法还包括去除所述第一掩膜层，以露出所述半导体衬底101表面。
所述第一开口111用于后续填充半导体材料以形成第一外延线。具体的，所述第一开口111的形状为钵形(Bowl shape)，可以通过常规等离子体干法刻蚀工艺在隔离结构102之间的半导体衬底101内形成钵形的第一开口111。
具体的，形成所述第一开口111的步骤包括：在所述基底100表面形成图形化的第二掩膜层(图中未标示)，所述第二掩膜层用于定义所述第一开口111的位置；以所述第二掩膜层为掩膜，刻蚀所述半导体衬底101，在所述半导体衬底101中形成第一开口111。
本实施例中，所述第二掩膜层为图形化的硬掩膜，具体的，所述硬掩膜的材料为氮化硅。形成所述第二掩膜层的步骤包括：在所述基底100表面形成第二掩膜材料层；在所述第二掩膜材料层表面形成第二光刻胶层，以所述第二光刻胶层为掩膜刻蚀所述第二掩膜材料层，直至露出所述基底100表面，形成所述第二掩膜层。
需要说明的是，为了在后续工艺过程中保护所述隔离结构，本实施例中，所述第二掩膜层还覆盖所述隔离结构102的表面，因此所形成的硬掩膜材料层的表面高于所述隔离结构102的顶部表面。
类似的，本实施例中通过第二光刻胶层形成所述第二掩膜层，可以通过涂布工艺和光刻工艺形成所述第二光刻胶层。在本发明的其他实施例中，也可以通过多重图形化掩膜工艺形成所述第二掩膜层以缩小所述第一开口111的尺寸，本发明对此不做限制。
需要说明的是，本实施例中，所述基底100还包括用于形成NMOS器件的NMOS区域120。因此在PMOS区域110的基底100内形成第一开口111的同时，在NMOS区域120的基底100内也形成有第一开口111。
后续在NMOS区域120的基底100内需形成第二纳米线，因此，参考图9和图10，在PMOS区域的基底100内形成第一开口111的步骤中，在NMOS区域120的基底100内形成第三开口121，其中图10是图9沿CC线的剖视图。
所述第三开口121用于填充半导体材料，以形成第二外延线122。本实施例中，可以通过刻蚀NMOS区域120的第一开口111，以形成第三开口121。
本实施例中，所述第三开口121的形状为Sigma形。后续通过填充第三开口121形成第二外延线，之后在第二外延线表面形成第三半导体层以形成第二纳米线，在NMOS区域形成的NMOS器件的沟道位于所述第二纳米线内。形成Sigma形的第三开口121能够获得Sigma形的第二外延线，从而使位于第二纳米线内的NMOS器件的沟道沿晶体的(111)方向，从而获得更快的载流子迁移率。
具体的，可以采用湿法刻蚀工艺处理位于NMOS区域120的基底100内的第一开口111，以形成Sigma形的第三开口121。所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化铵溶液(TMAH溶液)，刻蚀溶液温度在15℃到70℃范围内，刻蚀时间在20秒到500秒范围内。此外，所述湿法刻蚀工艺中采用的刻蚀溶液还可以采用氢氧化钾或者氨水溶液。
需要说明的是，为了在形成所述第三开口121的工艺过程中，保护PMOS区域121内的第一开口111，本实施例中，在形成了第一开口111的步骤之后，形成所述第三开口121的步骤之前，所述形成方法还包括形成覆盖所述PMOS区域121的第三掩膜层。因此在形成所述第三开口121的步骤之后，所述形成方法还包括：去除所述第三掩膜层并清洗。
结合参考图11和图12，向PMOS区域110的所述第一开口111内填充锗硅材料，以形成第一外延线112，所述图12是图11中DD线的剖视图。
所述第一外延线112用于形成第一纳米线，以作为后续所形成的PMOS器件的沟道。本实施例中，可以采用化学气相沉积(Chemical Vapor Deposition,CVD)、分子束外延(Molecular Beam Epitaxy,MBE)或原子层沉积(AtomicLayer Deposition,ALD)的方式形成第一外延线112。
具体的，本实施例中，采用金属有机物化学气相沉积(Metal-OrganicChemical Vapor Deposition,MOCVD)的方式向所述第一开口111内填充锗硅材料以形成第一外延线112。
所述第一外延线112直接通过向所述第一开口111内填充锗硅材料形成，因此所述第一外延线112中锗硅材料分布较均匀，有利于后续通过热氧化工艺提高第一纳米线中的锗含量，也有利于提高所形成半导体器件的沟道性能，改善半导体器件性能。
需要说明的是，如果所述第一外延线112的长度过大，会使后续形成的第一纳米线长度过大，不利于提高所述形成半导体器件的集成度；如果所述第一外延线112的长度过短，会使后续形成的第一纳米线长度过小，则会造成工艺难度的提高，也会影响所形成半导体器件的性能。具体的，本实施例中，所述第一外延线112的长度L在2纳米到50纳米范围内。
此外，所述第一外延线112的直径过大，会使所形成第一纳米线的直径过大，也不利于提高所形成半导体器件的集成度；如果所述第一外延线112的直径过小，会使后续形成的第一纳米线直径过小，会影响所形成半导体器件的沟道性能，也会造成工艺难度的提高。具体的，本实施例中，所述第一外延线的直径在2纳米到5纳米范围内。
本实施例中，所述基底100还包括用于形成NMOS器件的NMOS区域120。因此向PMOS区域110的所述第一开口111内填充锗硅材料，以形成第一外延线112的步骤中，向NMOS区域120的所述第三开口121内填充第一半导体材料，以形成第二外延线122。
所述第二外延线122用于形成第二纳米线，以作为后续所形成的NMOS器件的沟道，可以通过化学气相沉积、分子束外延或原子沉积等方式填充所述第三开口121形成第二外延线122。
需要说明的是，本实施例中，所述第一半导体材料也为锗硅材料。因此在填充第一开口111形成第一外延线112的同时，填充第三开口121以形成第二外延线122。所以同样是采用金属有机物化学气相沉积的方式形成所述第二外延线122。
本实施例中，所述第三开口121为Sigma形，因此所述第二外延线122的截面也为Sigma形，所以后续覆盖所述第二外延线122表面的第二半导体层能够具有(111)方向的晶体结构，以获得更快的沟道电子迁移率。
参考图13到图18，刻蚀所述第一外延线112底部以及两侧的基底100，在PMOS区域110的基底100内形成第二开口113，使所述第一外延线112位于所述第二开口113侧壁并悬空于所述第二开口113的底部。
本实施例中，所述基底100还包括用于形成NMOS器件的NMOS区域120。因此，本实施例中，形成第二开口113的步骤之前，所述形成方法还包括：形成第二纳米线。
具体的，参考图13和图14，刻蚀所第二外延线122底部以及两侧的基底100，在NMOS区域120的基底100内形成第四开口123，使所述第二外延线122位于所述第四开口123的侧壁并悬空于所述第四开口123的底部，其中图14是图13中EE线的剖视图。
需要说明的是，为了保护所述PMOS区域110的基底100内所形成的第一外延线112免受影响，本实施例中，在形成第二外延线122的步骤之后，在形成第四开口123的步骤之前，所述形成方法还包括：在所述PMOS区域110的基底表面形成第四掩膜层以保护所述第一外延线112。
本实施例中，所述第二外延线122位于相邻的隔离结构102之间，因此，本实施例中，形成第四开口123的步骤包括：去除NMOS区域内相邻隔离结构102之间部分厚度的半导体衬底101，以使所述半导体层衬底101的表面低于所述第二外延线122。具体的，可以采用干法刻蚀与湿法刻蚀相结合的方式在所述NMOS区域120的基底100内形成第四开口123。
需要说明的是，如果所述第四开口123的深度过小，难以使所述第二外延线122悬空于所述基底100上方，也不利于后续形成的包围第二纳米线的栅极；如果所述第四开口123的深度过大，则容易造成材料浪费或增加工艺难度。所以本实施例中，所述第四开口123的深度在50纳米到100纳米范围内。
参考图15和图16，在所述第二外延线122表面形成第三半导体层124，以形成第二纳米线125。
为了避免所述第三半导体层124覆盖所述半导体层衬底101表面，参考图15，本实施例中，在形成第四开口123的步骤之后，在形成第二纳米线125的步骤之前，所述形成第三半导体层124的步骤还包括：对所述第四开口123底部进行热氧化处理。
具体的，对所述第四开口123底部的半导体层衬底101表面进行热氧化处理，以形成阻挡层103，能够避免后续形成的第三半导体层124覆盖所述半导体衬底101表面。
需要说明的是，所述阻挡层103还能够防止后续填充所述第四开口123以形成栅极的原子扩散进入半导体衬底101内，能够有效的提高所形成半导体器件的性能。
参考图16，在所述第二外延线122表面形成第三半导体层124，以形成第二纳米线125。
需要说明的是，本实施例中，对所述第四开口123底部进行热氧化处理以形成阻挡层103的过程中，所述第二外延线122表面也会形成氧化层，因此为了使第三半导体层124能够覆盖所述第二外延线122表面，本实施例中，在形成阻挡层103的步骤之后，在形成第三半导体层124的步骤之前，所述形成方法还包括：去除所述第二外延线122表面的氧化层，以使所述第三半导体层124能够覆盖所述第二外延线122表面。具体的，由于所述第二外延线122的材料为锗硅材料，因此在通过热氧化形成阻挡层103的过程中，所述第二外延线122表面所形成的氧化层与第四开口123底部的阻挡层103相比，厚度较小，致密度较小，因此所述第二外延线122表面的氧化层的刻蚀速率加大，所以可以通过控制湿法刻蚀的时间实现达到去除所述第二外延线122表面的氧化层，而保留阻挡层103的目的。
所述第三半导体层124的材料包括III-V族半导体，例如铟镓砷或者铟砷等，因此所述第二纳米线125为以锗硅材料为内核的III-V族纳米线。具体的，可以通过化学气相沉积、分子束外延或原子沉积等方式形成。本实施例中，采用金属有机物化学气相沉积在所述第二外延线122表面外延生长所述第三半导体层124。
本实施例中，所述第二外延线122的截面为Sigma形，因此在所述第二外延线122表面外延生长所形成的第三半导体层124为以(111)方向为主的III-V族半导体。所以利用这种结构的第二纳米线125作为半导体器件沟道，能够获得较高的沟道电子迁移率，能够有效的提高所形成半导体器件的性能。
参考图17和图18，在PMOS区域110的基底100内形成第二开口113，使所述第一外延线112悬空于所述基底100上方，其中图18是图17中沿FF线的剖视图。
需要说明的是，为了保护所述NMOS区域120的基底100内所形成的第二纳米线125免受影响，本实施例中，在形成第二开口113的步骤之前，所述形成方法还包括：在所述NMOS区域120的基底100表面形成第五掩膜层以保护所述第二纳米线125。
本实施例中，所述第一外延线112位于相邻的隔离结构102之间，因此，本实施例中，形成第二开口113的步骤包括：去除PMOS区域110内相邻隔离结构102之间部分厚度的半导体衬底101，以使所述半导体层衬底101的表面低于所述第一外延线112。具体的，可以采用干法刻蚀与湿法刻蚀相结合的方式在所述PMOS区域110的基底100内形成第二开口113。
需要说明的是，如果所述第二开口113的深度过小，难以使所述第一外延线112悬空于所述基底100上方，也不利于后续形成的包围第一纳米线的栅极；如果所述第二开口113的深度过大，则容易造成材料浪费或增加工艺难度。所以本实施例中，所述第二开口113的深度在50纳米到100纳米范围内。
参考图19，对所述第一外延线112进行热氧化处理，并去除热氧化处理过程中在所述第一外延线112表面所形成的氧化物，以形成第一纳米线115。
所述第一纳米线115作为后续所形成的PMOS器件的沟道。本实施例中，所述第一纳米线115为具有较高空穴迁移率的锗纳米线。具体的，按质量百分比及，所述第一纳米线115中锗含量在15％到95％范围内。
由于形成氧化硅(SiO2)的吉布斯自由能低于形成氧化锗(GeO2)的吉布斯自由能。因此，当硅和锗含量足够时，对形成氧化锗而言，热氧化工艺更容易形成氧化硅。所以对锗硅材料的所述第一外延线112表面进行热氧化处理后，所述第一外延线112表面形成氧化硅的氧化层。
之后去除所述氧化层，也就去除了形成氧化层的硅，从而使锗硅材料的第一外延线112中硅含量降低，锗含量升高，因此通过多次重复所述氧化和去除的步骤，可以不断提高所述第一外延线112内锗含量，以使所述第一纳米线115中锗含量达到15％到95％范围内。
此外，对所述第一外延线115进行热氧化处理的做法还能够使所形成的第一纳米线115中原子充分弛豫，从而使所述形成的第一纳米线115的表面更加圆滑，因此有利于提高所形成半导体器件的性能。
具体的，本实施例中，在形成所述第一纳米线115的步骤中，对所述第一外延线112进行热氧化处理并去除所述氧化物步骤重复的次数为2次到3次，以提高所述第一纳米线115中的锗含量并使所述第一纳米线115表面更圆滑。
需要说明的是，在对所述第一外延线112进行热氧化处理的过程中，不仅会在所述第一外延线112表面形成氧化物，还会在所述第二开口113底部的所述半导体衬底101表面形成氧化物。所述氧化物能够在后续工艺中保护所述半导体衬底101，还能够防止形成栅极的原子扩散进入所述半导体衬底101。因此去除热氧化处理过程中在所述第一外延线112表面所形成的氧化物的步骤中，并不去除所述第二开口113底部半导体衬底101表面的氧化物。
参考图20到22，形成包围所述第一纳米线115的第一围栅结构118。
具体的，所述第一围栅结构118包括第一栅介质层116和第一围栅电极117。
此外，本实施例中，所述基底100还包括用于形成NMOS器件的NMOS区域120。因此本实施例中，所述形成方法还包括形成包围所述第二纳米线125的第二围栅结构128。所述第二围栅结构128包括第二栅介质层126和第二围栅电极127。
所以首先参考图20，形成覆盖所述第一纳米线115表面的第一栅介质层116以及覆盖所述第二纳米线125表面的第二栅介质层126。
需要说明的是，本实施例中，在形成所述第一栅介质层116和所述第二栅介质层126的步骤之前，所述形成方法还包括：对所形成的半导体结构进行清洗处理，以去除半导体工艺中产生的杂质，为后续工艺提供清洁的操作表面。
本实施例中，所形成的纳米线半导体器件为高K金属栅结构(High-KMetal Gate,HKMG)的晶体管。因此在所述第一介质层116和所述第二栅介质层125的材料为高K介质材料(介电常数大于3.9)，以作为所形成半导体器件的栅介质层。具体的，所述介质层116材料可以选自HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO中的一种或多种。
需要说明的是，本实施例中，所述第二开口113的底部以及所述第四开口123的底部也都覆盖有高K介质材料，从而可以增强对所述半导体衬底101的保护能力，提高制造良品率，提高所形成半导体器件的稳定性。
结合参考图21和图22，向所述第二开口113和第四开口123内填充导电材料，以形成包围所述第一纳米线115的第一围栅电极117和包围所述第二纳米线125的第二围栅电极127，其中图22是图21中沿GG线的剖视图。
本实施例中，所述导电材料可以为金属材料，包括铝、铜、银、金、铂、镍、钛、氮化钛、氮化铊、铊、碳化铊、氮硅化铊、钨、氮化钨、硅化钨的一种或多种，可以通过原子层沉积、化学气相沉积或者分子束外延等方式填充所述导电材料。具体的，本实施例中，采用金属有机物化学气相沉积的方式向所述第二开口113和所述第四开口123内填充导电材料。
本实施例中，所述第一围栅电极117和第二围栅电极127分别包围所述第一纳米线115和所述第二纳米线125，所述半导体器件的沟道位于所述第一纳米线115和第二纳米线125内，因此所述第一围栅电极117和第二围栅电极127对所述半导体器件沟道的控制能力较好，从而提高了所形成半导体器件的性能。
需要说明的是，在形成栅极的步骤之后，所述形成方法还包括对所述半导体器件进行平坦化处理，使所述第一栅电极117和所述第二栅电极127与基底100内的隔离结构102顶部表面齐平。具体的，可以通过化学机械研磨(Chemical Mechanical Polishing,CMP)或者回刻(Etch Back)的方式对所述半导体器件进行平坦化处理。
相应的，本发明还提供一种纳米线半导体器件，包括：
基底，所述基底包括PMOS区域和NMOS区域；位于所述PMOS区域的基底内的第一纳米线以及包围所述第一纳米线的第一围栅结构；位于所述NMOS区域的基底内的第二纳米线以及包围所述第二纳米线的第二围栅结构。
参考图21和图22，示出了本发明所提供的纳米线半导体器件一实施例的结构示意图，其中图22是图21中沿GG线的剖视图。
所述纳米线半导体器件包括：基底100，所述基底100包括PMOS区域110和NMOS区域120。
具体的，所述PMOS区域110用于形成PMOS器件，所述NMOS区域120用于形成NMOS器件。
所述基底100包括半导体衬底101和位于半导体衬底101内的隔离结构102。
所述半导体衬底101是后续工艺的工作平台。所述半导体衬底101材料选自单晶硅、多晶硅或非晶硅；所述半导体衬底101也可以选自硅、锗、砷化镓或硅锗化合物；所述半导体衬底101还可以选自具有外延层或外延层上硅结构；所述半导体衬底101还可以是其他半导体材料，本发明对此不作任何限定。本实施例中所述半导体衬底101材料为硅。
所述隔离结构102用于实现半导体结构之间的电隔离。所述隔离结构102的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料(介电常数小于2.5)中的一种或多种组合。本实施例中，所述隔离结构102的材料为氧化硅。
需要说明的是，相邻隔离结构102之间的距离太小，会影响后续纳米线的形成；相邻隔离结构120之间的距离太大，则不利于提高器件密度，提高集成度。本实施例中，相邻隔离结构102之间的距离在10纳米到50纳米范围内。
所述纳米线半导体器件还包括：
位于所述PMOS区域110的基底100内的第一纳米线115以及包围所述第一纳米线115的第一围栅结构118；
位于所述NMOS区域120的基底100内的第二纳米线125以及包围所述第二纳米线125的第二围栅结构128。
所述第一纳米线115作为所形成PMOS器件的沟道。本实施例中，所述第一纳米线115为具有较高空穴迁移率的锗纳米线。具体的，按质量百分比及，所述第一纳米线115中锗含量在15％到95％范围内。
所述第二纳米线125作为所形成NMOS器件的沟道。本实施例中，所述第二纳米线125包括第二外延线122以及覆盖第二外延线122表面的第三半导体层124。
本实施例中，所述第二外延线122为锗硅纳米线，可以与所述第一纳米线115通过同一工艺流程形成。所述第三半导体层124的材料为III-V组半导体，例如铟镓砷或者铟砷等。因此所述第二纳米线125为以锗硅材料为内核的III-V族纳米线。
垂直所述第二纳米线125延伸方向的平面内，所述第二纳米线125的截面形状为Sigma形。也就是说，垂直延伸方向的平面内，所述第二外延线122的界面形状为Sigma形。因此能够使覆盖第二外延线122表面的第三半导体层为以(111)方向为主的III-V族半导体。利用这种结构的第二纳米线125作为NMOS器件的沟道，能够获得较高的沟道电子迁移率，能够有效提高所形成半导体器件的性能。
所述第一围栅结构118包括第一栅介质层116和第一围栅电极117；所述第二围栅结构128包括第二栅介质层126和第二围栅电极127。
本实施例中，所形成的纳米线半导体器件为高K金属栅结构(High-KMetal Gate,HKMG)的晶体管。因此在所述介质层116为高K介质材料(介电常数大于3.9)，以作为所形成半导体器件的栅介质层。具体的，所述介质层116材料可以选自HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO中的一种或多种。
所述第一围栅电极117和所述第二围栅电极127可以由导电材料形成。本实施例中，所述导电材料可以为金属材料，包括铝、铜、银、金、铂、镍、钛、氮化钛、氮化铊、铊、碳化铊、氮硅化铊、钨、氮化钨、硅化钨的一种或多种，可以通过原子层沉积、化学气相沉积或者分子束外延等方式填充所述导电材料。
所述半导体器件的沟道位于所述第一纳米线115和第二纳米线125内，所述第一围栅结构118和第二围栅结构128分别包围所述第一纳米线115和所述第二纳米线125，因此所述第一围栅结构118和所述第二围栅结构128对所述半导体器件沟道的控制能力较好，从而提高了所形成半导体器件的性能。
需要说明的是，所述纳米线半导体器件还包括：位于所述第一围栅结构118和基底100、所述第二围栅结构128和基底100之间的阻挡层103以及覆盖所述阻挡层103的高K介质材料，能够防止形成第一围栅电极117和第二围栅电极127的导电材料扩散进入基底100内，能够有效提高所形成半导体器件的性能和稳定性，还能够在形成所述半导体器件的工艺过程中保护所述基底100免受损伤，提高所述半导体器件制造的良品率。
综上，本发明通过直接向第一开口内填充锗硅材料以形成第一外延线，因此所述第一外延线中锗硅材料分布较均匀，有利于后续通过热氧化工艺提高第一纳米线中的锗含量，也有利于提高所形成半导体器件的沟道性能，改善半导体器件性能。此外，通过热氧化工艺不但能够提高第一纳米线中锗含量，还能够使所形成的第一纳米线中原子充分弛豫，从而使所形成的第一纳米线表面更加圆滑，因此也有利于改善所形成半导体器件的性能。本发明的可选方案中，所述基底还包括用于形成NMOS器件的NMOS区域，所述NMOS区域的基底内形成有第二纳米线。所述第二纳米线包括锗硅材料的第二外延线以及覆盖所述第二外延线的第三半导体层。所述第二外延线的截面为Sigma形，因此在所述第二外延线表面外延生长所形成的第三半导体层为以(111)方向为主的三五族半导体。所以利用这种结构的第二纳米线作为半导体器件沟道，能够获得较高的沟道电子迁移率，能够有效的提高所形成半导体器件的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种纳米线半导体器件的形成方法，其特征在于，包括：
形成基底，所述基底包括PMOS区域；
在PMOS区域的基底内形成第一开口；
向PMOS区域的所述第一开口内填充锗硅材料，以形成第一外延线；
刻蚀所述第一外延线底部以及两侧的基底，在PMOS区域的基底内形成第二开口，使所述第一外延线位于所述第二开口侧壁并悬空于所述第二开口的底部；
对所述第一外延线进行热氧化处理，并去除热氧化处理过程中在所述第一外延线表面所形成的氧化物，以形成第一纳米线；
形成包围所述第一纳米线的第一围栅结构。
2.如权利要求1所述的形成方法，其特征在于，在基底内形成第一开口的步骤中，所述第一开口的形状为钵形。
3.如权利要求1所述的形成方法，其特征在于，形成第一外延线的步骤包括：所述第一外延线的长度在2纳米到50纳米范围内。
4.如权利要求1所述的形成方法，其特征在于，形成第一外延线的步骤包括：所述第一外延线的直径在2纳米到5纳米范围内。
5.如权利要求1所述的形成方法，其特征在于，向所述第一开口内填充锗硅材料的步骤包括：采用化学气相沉积、分子束外延或原子层沉积的方式向所述第一开口内填充锗硅材料。
6.如权利要求1所述的形成方法，其特征在于，按质量百分比计，所述第一纳米线中锗含量在15％到95％范围内。
7.如权利要求6所述的形成方法，其特征在于，
形成第一纳米线的步骤包括：多次重复所述氧化和去除的步骤，以使所述第一纳米线中锗含量在15％到95％范围内。
8.如权利要求1所述的形成方法，其特征在于，形成基底的步骤包括：所述基底还包括NMOS区域；
在PMOS区域的基底内形成第一开口的步骤中，在NMOS区域的基底内形成第三开口；
向PMOS区域的所述第一开口内填充锗硅材料，以形成第一外延线的步骤中，向NMOS区域的所述第三开口内填充第一半导体材料，以形成第二外延线；
所述形成方法还包括：
刻蚀所述第二外延线底部以及两侧的基底，在NMOS区域的基底内形成第四开口，使所述第二外延线位于所述第四开口的侧壁并悬空于所述第四开口的底部；
在所述第二外延线表面形成第三半导体层，以形成第二纳米线；
形成包围所述第二纳米线的第二围栅结构。
9.如权利要求8所述的形成方法，其特征在于，形成第三开口的步骤包括：刻蚀NMOS区域的第一开口，以形成第三开口。
10.如权利要求8所述的形成方法，其特征在于，形成第三开口的步骤包括：所述第三开口的形状为Sigma形。
11.如权利要求8所述的形成方法，其特征在于，所述第一半导体材料包括锗硅材料。
12.如权利要求8所述的形成方法，其特征在于，在形成第四开口的步骤之后，在形成第二纳米线的步骤之前，所述形成第三半导体层的步骤还包括：对所述第四开口底部进行热氧化处理。
13.如权利要求8所述的形成方法，其特征在于，形成第三半导体层的步骤包括：所述第三半导体层的材料包括III-V半导体材料。
14.如权利要求13所述的形成方法，其特征在于，形成第三半导体层的步骤包括：采用化学气相沉积、分子束外延或者原子层沉积的方式在所述第二纳米线表面形成第三半导体层。
15.一种纳米线半导体器件，其特征在于，包括：
基底，所述基底包括PMOS区域和NMOS区域；
位于所述PMOS区域的基底内的第一纳米线以及包围所述第一纳米线的第一围栅结构；
位于所述NMOS区域的基底内的第二纳米线以及包围所述第二纳米线的第二围栅结构。
16.如权利要求15所述的纳米线半导体器件，其特征在于，所述第一纳米线为锗纳米线。
17.如权利要求16所述的纳米线半导体器件，其特征在于，按质量百分比计，所述第一纳米线中锗含量在15％到95％范围内。
18.如权利要求15所述的纳米线半导体器件，其特征在于，所述第二纳米线包括第二外延线以及覆盖所述第二外延线表面的第三半导体层。
19.如权利要求18所述的纳米线半导体器件，其特征在于，所述第三半导体层的材料包括III-V族半导体材料。
20.如权利要求15所述的纳米线半导体器件，其特征在于，垂直所述第二纳米线延伸方向的平面内，所述第二纳米线的截面形状为Sigma形。
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