CN113644050A - 高介电常数金属栅mos晶体管及其制造方法 - Google Patents

高介电常数金属栅mos晶体管及其制造方法 Download PDF

Info

Publication number
CN113644050A
CN113644050A CN202110862545.3A CN202110862545A CN113644050A CN 113644050 A CN113644050 A CN 113644050A CN 202110862545 A CN202110862545 A CN 202110862545A CN 113644050 A CN113644050 A CN 113644050A
Authority
CN
China
Prior art keywords
metal
gate
zero layer
area
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110862545.3A
Other languages
English (en)
Inventor
李勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN202110862545.3A priority Critical patent/CN113644050A/zh
Publication of CN113644050A publication Critical patent/CN113644050A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种高介电常数金属栅MOS晶体管，包括：高介电常数金属栅以及自对准形成于所述高介电常数金属栅两侧的半导体衬底中的源漏区；源漏区的顶部的有源区金属零层形成于有源区金属零层开口中；在有源区金属零层开口底部暴露的源漏区的表面自对准形成有预非晶化离子注入区，在有源区金属零层开口的侧面形成有第一内侧墙，第一金属硅化物通过第一内侧墙所围区域自对准形成于预非晶化离子注入区中，有源区金属零层形成于第一内侧墙所围的区域中。通过设置第一内侧墙降低接触电阻并避免产生桥接。栅区金属零层开口中形成有第二内侧墙。本发明还公开了一种高介电常数金属栅MOS晶体管的制造方法。

Description

高介电常数金属栅MOS晶体管及其制造方法
技术领域
本发明涉及一种半导体集成电路，特别涉及一种高介电常数金属栅(HKMG)MOS晶体管及其制造方法。
背景技术
如图1所示，是现有高介电常数金属栅MOS晶体管的结构示意图；现有高介电常数金属栅MOS晶体管包括：
高介电常数金属栅102以及自对准形成于所述高介电常数金属栅102两侧的半导体衬底101中的源漏区。
通常，所述高介电常数金属栅102包括叠加的高介电常数层和金属栅。
高介电常数金属栅MOS晶体管为FinFET，在所述半导体衬底101中形成有鳍体(Fin)。所述鳍体是通过对所述半导体衬底101进行图形化刻蚀形成的。
在所述源漏区的形成区域中形成有嵌入式外延层104。
当高介电常数金属栅MOS晶体管为NMOS时，所述嵌入式外延层104的材料包括SiP。当高介电常数金属栅MOS晶体管为PMOS时，所述嵌入式外延层104的材料包括SiGe。
在所述源漏区的顶部形成有穿过层间膜的有源区金属零层107，所述有源区金属零层107形成于有源区金属零层开口中。
在所述有源区金属零层开口底部暴露的所述源漏区的表面自对准形成有第一金属硅化物108。所述有源区金属零层107的底部和所述第一金属硅化物108接触。
通常，所述高介电常数金属栅102的顶部形成有栅区金属零层(未显示)。
层间膜包括第零层层间膜105和第一层层间膜106。其中，所述第零层层间膜105的顶部表面和所述高介电常数金属栅102的顶部表面相平。所述高介电常数金属栅102是通过金属栅替换工艺形成，也即通过所述高介电常数金属栅102替换伪栅极结构形成。伪栅极结构包括伪栅介质层和多晶硅伪栅，在所述伪栅结构的侧面还形成有侧墙103，通过伪栅极结构和侧墙103的自对准定义下形成所述嵌入式外延层104并在所述嵌入式外延层104中进行源漏注入形成源漏区。之后形成所述第零层层间膜105，进行化学机械研磨或回刻工艺使得所述第零层层间膜105的顶部表面和所述伪栅极结构的顶部表面相平，这样也就使得所述伪栅极结构的顶部表面露出，之后直接去除所述伪栅极结构，然后再在所述伪栅极结构去除区域中形成所述高介电常数金属栅102。
随着工艺节点的不断缩小，所述高介电常数金属栅102之间的间距也会越来越小，所述有源区金属零层107的宽度和所述有源区金属零层107和所述高介电常数金属栅102之间的间距也会越来越小。当所述有源区金属零层107的宽度减少时，所述有源区金属零层107和底部的所述源漏区之间的接触面积会变小，接触电路会增加；而如果增加所述有源区金属零层107的宽度来降低接触电阻，则又会使得所述有源区金属零层107和所述高介电常数金属栅102之间的间距缩小，这又会容易使所述有源区金属零层107和所述高介电常数金属栅102之间产生桥接。
发明内容
本发明所要解决的技术问题是提供一种高介电常数金属栅MOS晶体管，能增加源漏区和有源区金属零层之间的接触面积并从而降低接触电阻，同时还能增加有源区金属零层和高介电常数金属栅之间的间距并从而能防止有源区金属零层和高介电常数金属栅之间产生桥接。本发明还提供一种高介电常数金属栅MOS晶体管的制造方法。
为解决上述技术问题，本发明提供的高介电常数金属栅以及自对准形成于所述高介电常数金属栅两侧的半导体衬底中的源漏区。
在所述源漏区的顶部形成有穿过层间膜的有源区金属零层，所述有源区金属零层形成于有源区金属零层开口中。
在所述有源区金属零层开口底部暴露的所述源漏区的表面自对准形成有预非晶化(PAI)离子注入区，在所述有源区金属零层开口的侧面形成有第一内侧墙，第一金属硅化物通过所述第一内侧墙所围区域自对准形成在所述预非晶化离子注入区中，所述第一金属硅化物所覆盖面积大于所述第一内侧墙所围区域的面积以及小于等于所述预非晶化离子注入区的覆盖面积。
所述有源区金属零层形成于所述有源区金属零层开口中的所述第一内侧墙所围的区域中，所述有源区金属零层的底部和所述第一金属硅化物接触。
所述有源区金属零层开口的侧面和所述高介电常数金属栅之间具有第一间距，所述第一间距越小，所述预非晶化离子注入区的面积越大，所述第一金属硅化物的面积也越大，所述有源区金属零层和所述源漏区的接触面积越大，接触电阻越小。
所述第一内侧墙用于增加所述有源区金属零层和所述高介电常数金属栅之间的第二间距且所述第一内侧墙的厚度根据使所述第二间距大于所述有源区金属零层和所述高介电常数金属栅之间产生桥接时阈值间距的需要进行设置。
所述高介电常数金属栅的顶部形成有栅区金属零层，所述栅区金属零层形成于栅区金属零层开口中，在所述栅区金属零层开口的侧面形成有第二内侧墙，所述栅区金属零层形成于所述栅区金属零层开口中的所述第二内侧墙所围的区域中。
进一步的改进是，所述第一内侧墙和所述第二内侧墙的材料相同且所述第一内侧墙和所述第二内侧墙采用相同的沉积加刻蚀工艺同时形成。
进一步的改进是，所述高介电常数金属栅包括叠加的高介电常数层和金属栅。
进一步的改进是，高介电常数金属栅MOS晶体管为FinFET，在所述半导体衬底中形成有鳍体。
进一步的改进是，在所述源漏区的形成区域中形成有嵌入式外延层。
进一步的改进是，高介电常数金属栅MOS晶体管为NMOS时，所述嵌入式外延层的材料包括SiP。
高介电常数金属栅MOS晶体管为PMOS时，所述嵌入式外延层的材料包括SiGe。
进一步的改进是，所述第一金属硅化物包括镍硅化物或钛硅化物。
进一步的改进是，所述有源区金属零层由TiN和钴叠加而成或者由TiN和钨叠加而成。
进一步的改进是，所述栅区金属零层的材料和所述有源区金属零层的材料相同且同时形成。
为解决上述技术问题，本发明提供的高介电常数金属栅MOS晶体管的制造方法包括如下步骤：
步骤一、提供完成了高介电常数金属栅的形成工艺的前层结构，在所述高介电常数金属栅之间的区域中填充有第零层层间膜，在所述高介电常数金属栅两侧的半导体衬底中自对准形成有源漏区；在所述前层结构上形成覆盖在所述高介电常数金属栅和所述第零层层间膜的表面上的第一层层间膜。
步骤二、采用光刻定义加刻蚀工艺形成有源区金属零层开口，所述有源区金属零层开口位于所述源漏区的顶部且穿过由所述第零层层间膜和所述第一层层间膜叠加而成的层间膜。
步骤三、进行预非晶华离子注入在所述有源区金属零层开口底部暴露的所述源漏区的表面自对准形成有预非晶化离子注入区。
步骤四、采用光刻定义加刻蚀工艺在所述高介电常数金属栅的顶部形成栅区金属零层开口。
步骤五、采用内侧墙材料沉积加刻蚀工艺同时在所述有源区金属零层开口的侧面形成第一内侧墙以及所述栅区金属零层开口的侧面形成第二内侧墙。
步骤六、以所述第一内侧墙所围区域自对准条件在所述有源区金属零层开口底部的所述预非晶化离子注入区中自对准形成第一金属硅化物，所述第一金属硅化物所覆盖面积大于所述第一内侧墙所围区域的面积以及小于等于所述预非晶化离子注入区的覆盖面积。
所述有源区金属零层开口的侧面和所述高介电常数金属栅之间具有第一间距，所述第一间距越小，所述预非晶化离子注入区的面积越大，所述第一金属硅化物的面积也越大，所述有源区金属零层和所述源漏区的接触面积越大，接触电阻越小。
所述第一内侧墙用于增加所述有源区金属零层和所述高介电常数金属栅之间的第二间距且所述第一内侧墙的厚度根据使所述第二间距大于所述有源区金属零层和所述高介电常数金属栅之间产生桥接时阈值间距的需要进行设置。
步骤七、进行金属填充同时在所述有源区金属零层开口中的所述第一内侧墙所围的区域中形成有源区金属零层以及在所述栅区金属零层开口中的所述第二内侧墙所围的区域中形成栅区金属零层，所述有源区金属零层的底部和所述第一金属硅化物接触。
进一步的改进是，所述高介电常数金属栅包括叠加的高介电常数层和金属栅。
进一步的改进是，高介电常数金属栅MOS晶体管为FinFET，在所述半导体衬底中形成有鳍体。
进一步的改进是，在所述源漏区的形成区域中形成有嵌入式外延层。
进一步的改进是，高介电常数金属栅MOS晶体管为NMOS时，所述嵌入式外延层的材料包括SiP；
高介电常数金属栅MOS晶体管为PMOS时，所述嵌入式外延层的材料包括SiGe。
进一步的改进是，所述第一金属硅化物包括镍硅化物或钛硅化物。
进一步的改进是，步骤六中填充的金属为TiN和钴的叠加层或者为TiN和钨的叠加层。
本发明并不是在有源区金属零层开口中直接填充金属形成有源区金属零层，而是综合考虑了有源区金属零层和源漏区的接触面积以及有源区金属零层和高介电常数金属栅之间的第二间距的矛盾关系，通过在有源区金属零层开口内设置第一内侧墙来解决这对矛盾关系，使得有源区金属零层开口的横向尺寸大于有源区金属零层的横向尺寸，利用较大的有源区金属零层开口能自对准定义出较大尺寸的预非晶化离子注入区的特点来增加第一金属硅化物的尺寸，虽然有源区金属零层和第一金属硅化物都是通过第一内侧墙所围区域自对准定义实现，但是第一金属硅化物在预非晶化离子注入区中的形成特点使得第一金属硅化物的横向尺寸会大于有源区金属零层的横向尺寸，由于有源区金属零层是通过第一金属硅化物和源漏区接触，故最后会使最终的有源区金属零层和源漏区的接触面积得到保持或增加；而第一内侧墙则能增加有源区金属零层和高介电常数金属栅之间的间距从而能防止有源区金属零层和高介电常数金属栅之间产生桥接，所以本发明通过设置第一内侧墙并对有源区金属零层开口的尺寸以及第一内侧墙的厚度进行设置能同时增加有源区金属零层和源漏区的接触面积以及第二间距并使接触面积和第二间距达到需要值，从而能同时降低接触电阻以及防止有源区金属零层和高介电常数金属栅之间产生桥接。
另外，本发明中有源区金属零层开口和栅区金属零层开口分开形成，能使第一金属硅化物对应的预非晶化离子注入能在栅区金属零层开口形成之前进行，从而不会影响到栅极结构的性能。
另外，本发明的栅区金属零层开口中形成的第二内侧墙能增加栅区金属零层和有源区金属零层之间的间距，从而提高栅区金属零层和有源区金属零层之间的隔离性能。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有高介电常数金属栅MOS晶体管的结构示意图；
图2是本发明实施例高介电常数金属栅MOS晶体管的结构示意图；
图2A是2个相邻的图2所示的高介电常数金属栅MOS晶体管的结构示意图；
图3A-图3E是本发明实施例高介电常数金属栅MOS晶体管的制造方法各步骤中的器件结构示意图。
具体实施方式
如图2所示，是本发明实施例高介电常数金属栅MOS晶体管的结构示意图；本发明实施例高介电常数金属栅MOS晶体管包括：
高介电常数金属栅202以及自对准形成于所述高介电常数金属栅202两侧的半导体衬底201中的源漏区。
本发明实施例中，所述高介电常数金属栅202包括叠加的高介电常数层和金属栅。
高介电常数金属栅MOS晶体管为FinFET，在所述半导体衬底201中形成有鳍体。
在所述源漏区的形成区域中形成有嵌入式外延层204。
当高介电常数金属栅MOS晶体管为NMOS时，所述嵌入式外延层204的材料包括SiP。当高介电常数金属栅MOS晶体管为PMOS时，所述嵌入式外延层204的材料包括SiGe。
在所述源漏区的顶部形成有穿过层间膜的有源区金属零层211a，所述有源区金属零层211a形成于有源区金属零层开口207中。
在所述有源区金属零层开口207底部暴露的所述源漏区的表面自对准形成有预非晶化离子注入区208a，在所述有源区金属零层开口207的侧面形成有第一内侧墙209a，第一金属硅化物208通过所述第一内侧墙209a所围区域自对准形成在所述预非晶化离子注入区208a中，所述第一金属硅化物208所覆盖面积大于所述第一内侧墙209a所围区域的面积以及小于等于所述预非晶化离子注入区208a的覆盖面积。
所述有源区金属零层211a形成于所述有源区金属零层开口207中的所述第一内侧墙209a所围的区域中，所述有源区金属零层211a的底部和所述第一金属硅化物208接触。
所述有源区金属零层开口207的侧面和所述高介电常数金属栅202之间具有第一间距d1，所述第一间距d1越小，所述预非晶化离子注入区208a的面积越大，所述第一金属硅化物208的面积也越大，所述有源区金属零层211a和所述源漏区的接触面积越大，接触电阻越小。
所述第一内侧墙209a用于增加所述有源区金属零层211a和所述高介电常数金属上之间的第二间距d2且所述第一内侧墙209a的厚度根据使所述第二间距d2大于所述有源区金属零层211a和所述高介电常数金属栅202之间产生桥接时阈值间距的需要进行设置。
图2中仅显示了一个高介电常数金属栅MOS晶体管的结构示意图，实际上，在集成电路芯片中，同一芯片对应的半导体衬底201上会同时集成多个高介电常数金属栅MOS晶体管。如图2A所示，是2个相邻的图2所示的高介电常数金属栅MOS晶体管的结构示意图；图2A中省略了所述栅区金属零层211b；图2A中，相邻的两个高介电常数金属栅MOS晶体管之间会共用一个对应的所述源漏区以及所述源漏区顶部的所述有源区金属零层211a，两个所述高介电常数金属栅202之间的间距d3会随着工艺节点的不断缩小而缩小。所述有源区金属零层211a通常会设置在两个所述高介电常数金属栅202之间的正中间位置，这样在间距d3固定的条件下，本发明实施例通过第一间距d1和第二间距d2的设置，确实能够实现进一步降低接触电阻以及同时避免在所述有源区金属零层211a和所述高介电常数金属栅202之间产生桥接。
所述高介电常数金属栅202的顶部形成有栅区金属零层211b，所述栅区金属零层211b形成于栅区金属零层开口210中，在所述栅区金属零层开口210的侧面形成有第二内侧墙209b，所述栅区金属零层211b形成于所述栅区金属零层开口210中的所述第二内侧墙209b所围的区域中。
所述第一内侧墙209a和所述第二内侧墙209b的材料相同且所述第一内侧墙209a和所述第二内侧墙209b采用相同的沉积加刻蚀工艺同时形成。
所述第一金属硅化物208包括镍硅化物或钛硅化物。
所述有源区金属零层211a由TiN和钴叠加而成或者由TiN和钨叠加而成。
所述栅区金属零层211b的材料和所述有源区金属零层211a的材料相同且同时形成。
层间膜包括第零层层间膜205和第一层层间膜206。其中，所述第零层层间膜205的顶部表面和所述高介电常数金属栅202的顶部表面相平。所述高介电常数金属栅202是通过金属栅替换工艺形成，也即通过所述高介电常数金属栅202替换伪栅极结构形成。伪栅极结构包括伪栅介质层和多晶硅伪栅，在所述伪栅结构的侧面还形成有侧墙203，通过伪栅极结构和侧墙203的自对准定义下形成所述嵌入式外延层204并在所述嵌入式外延层204中进行源漏注入形成源漏区。之后形成所述第零层层间膜205，进行化学机械研磨或回刻工艺使得所述第零层层间膜205的顶部表面和所述伪栅极结构的顶部表面相平，这样也就使得所述伪栅极结构的顶部表面露出，之后直接去除所述伪栅极结构，然后再在所述伪栅极结构去除区域中形成所述高介电常数金属栅202。
本发明实施例并不是在有源区金属零层开口207中直接填充金属形成有源区金属零层211a，而是综合考虑了有源区金属零层211a和源漏区的接触面积以及有源区金属零层211a和高介电常数金属栅202之间的第二间距d2的矛盾关系，通过在有源区金属零层开口207内设置第一内侧墙209a来解决这对矛盾关系，使得有源区金属零层开口207的横向尺寸大于有源区金属零层211a的横向尺寸，利用较大的有源区金属零层开口207能自对准定义出较大尺寸的预非晶化离子注入区208a的特点来增加第一金属硅化物208的尺寸，虽然有源区金属零层211a和第一金属硅化物208都是通过第一内侧墙209a所围区域自对准定义实现，但是第一金属硅化物208在预非晶化离子注入区208a中的形成特点使得第一金属硅化物208的横向尺寸会大于有源区金属零层211a的横向尺寸，由于有源区金属零层211a是通过第一金属硅化物208和源漏区接触，故最后会使最终的有源区金属零层211a和源漏区的接触面积得到保持或增加；而第一内侧墙209a则能增加有源区金属零层211a和高介电常数金属栅202之间的间距，所以本发明实施例通过设置第一内侧墙209a并对有源区金属零层开口207的尺寸以及第一内侧墙209a的厚度进行设置能同时增加有源区金属零层211a和源漏区的接触面积以及第二间距d2并使接触面积和第二间距d2达到需要值，从而能同时降低接触电阻以及防止有源区金属零层211a和高介电常数金属栅202之间产生桥接。
本发明实施例中有源区金属零层开口207和栅区金属零层开口210分开形成，能使第一金属硅化物208对应的预非晶化离子注入能在栅区金属零层开口210形成之前进行，从而不会影响到栅极结构的性能。
本发明实施例的栅区金属零层开口210中形成的第二内侧墙209b能增加栅区金属零层211b和有源区金属零层211a之间的间距，从而提高栅区金属零层211b和有源区金属零层211a之间的隔离性能。
如图3A至图3D所示，是本发明实施例高介电常数金属栅MOS晶体管的制造方法各步骤中的器件结构示意图；本发明实施例高介电常数金属栅MOS晶体管的制造方法包括如下步骤：
步骤一、如图3A所示，提供完成了高介电常数金属栅202的形成工艺的前层结构，在所述高介电常数金属栅202之间的区域中填充有第零层层间膜205，在所述高介电常数金属栅202两侧的半导体衬底201中自对准形成有源漏区；在所述前层结构上形成覆盖在所述高介电常数金属栅202和所述第零层层间膜205的表面上的第一层层间膜206。
本发明实施例方法中，所述高介电常数金属栅202包括叠加的高介电常数层和金属栅。
高介电常数金属栅MOS晶体管为FinFET，在所述半导体衬底201中形成有鳍体。
在所述源漏区的形成区域中形成有嵌入式外延层204。
高介电常数金属栅MOS晶体管为NMOS时，所述嵌入式外延层204的材料包括SiP。高介电常数金属栅MOS晶体管为PMOS时，所述嵌入式外延层204的材料包括SiGe。在同一所述半导体衬底201上能同时集成NMOS和PMOS。
所述第零层层间膜205的顶部表面和所述高介电常数金属栅202的顶部表面相平。所述高介电常数金属栅202是通过金属栅替换工艺形成，也即通过所述高介电常数金属栅202替换伪栅极结构形成。伪栅极结构包括伪栅介质层和多晶硅伪栅，在所述伪栅结构的侧面还形成有侧墙203，通过伪栅极结构和侧墙203的自对准定义下形成所述嵌入式外延层204并在所述嵌入式外延层204中进行源漏注入形成源漏区。之后形成所述第零层层间膜205，进行化学机械研磨或回刻工艺使得所述第零层层间膜205的顶部表面和所述伪栅极结构的顶部表面相平，这样也就使得所述伪栅极结构的顶部表面露出，之后直接去除所述伪栅极结构，然后再在所述伪栅极结构去除区域中形成所述高介电常数金属栅202。
步骤二、如图3A所示，采用光刻定义加刻蚀工艺形成有源区金属零层开口207，所述有源区金属零层开口207位于所述源漏区的顶部且穿过由所述第零层层间膜205和所述第一层层间膜206叠加而成的层间膜。
步骤三、如图3B所示，进行如标记301所示的预非晶华离子注入在所述有源区金属零层开口207底部暴露的所述源漏区的表面自对准形成有预非晶化离子注入区208a。
步骤四、如图3C所示，采用光刻定义加刻蚀工艺在所述高介电常数金属栅202的顶部形成栅区金属零层开口210；
步骤五、如图3D所示，采用内侧墙材料沉积加刻蚀工艺同时在所述有源区金属零层开口207的侧面形成第一内侧墙209a以及所述栅区金属零层开口210的侧面形成第二内侧墙209b。
所述第一内侧墙209a用于增加所述有源区金属零层211a和所述高介电常数金属上之间的第二间距d2且所述第一内侧墙209a的厚度根据使所述第二间距d2大于所述有源区金属零层211a和所述高介电常数金属栅202之间产生桥接时阈值间距的需要进行设置，这样就能保住所述有源区金属零层211a和所述高介电常数金属栅202之间不会产生桥接。
步骤六、如图3E所示，以所述第一内侧墙209a所围区域自对准条件在所述有源区金属零层开口207底部的所述预非晶化离子注入区208a中自对准形成第一金属硅化物208，所述第一金属硅化物208所覆盖面积大于所述第一内侧墙209a所围区域的面积以及小于等于所述预非晶化离子注入区208a的覆盖面积。
所述第一金属硅化物208包括镍硅化物或者或钛硅化物。
形成所述第一金属硅化物208的步骤包括：
形成金属层如镍或镍铂合金，金属层会和所述预非晶化离子注入区208a接触。
之后进行退火，退火过程中，所述金属层会和所述预非晶化离子注入区208a中的硅进行互相扩散并反应形成所述第一金属硅化物208。
所述有源区金属零层开口207的侧面和所述高介电常数金属栅202之间具有第一间距d1，所述第一间距d1越小，所述预非晶化离子注入区208a的面积越大，所述第一金属硅化物208的面积也越大，所述有源区金属零层211a和所述源漏区的接触面积越大，接触电阻越小。
步骤七、如图2所示，进行金属填充同时在所述有源区金属零层开口207中的所述第一内侧墙209a所围的区域中形成有源区金属零层211a以及在所述栅区金属零层开口210中的所述第二内侧墙209b所围的区域中形成栅区金属零层211b，所述有源区金属零层211a的底部和所述第一金属硅化物208接触。
步骤六中填充的金属为TiN和钴的叠加层或者为TiN和钨的叠加层。
另外，本发明实施例方法中有源区金属零层开口207和栅区金属零层开口210分开形成，能使第一金属硅化物208在栅区金属零层开口210形成之前形成，这样就有利于第一金属硅化物208的制作，如能够进行预非晶化离子注入且PAI离子注入不会影响到栅极结构的性能。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (16)

1.一种高介电常数金属栅MOS晶体管，其特征在于，包括：
高介电常数金属栅以及自对准形成于所述高介电常数金属栅两侧的半导体衬底中的源漏区；
在所述源漏区的顶部形成有穿过层间膜的有源区金属零层，所述有源区金属零层形成于有源区金属零层开口中；
在所述有源区金属零层开口底部暴露的所述源漏区的表面自对准形成有预非晶化离子注入区，在所述有源区金属零层开口的侧面形成有第一内侧墙，第一金属硅化物通过所述第一内侧墙所围区域自对准形成在所述预非晶化离子注入区中，所述第一金属硅化物所覆盖面积大于所述第一内侧墙所围区域的面积以及小于等于所述预非晶化离子注入区的覆盖面积；
所述有源区金属零层形成于所述有源区金属零层开口中的所述第一内侧墙所围的区域中，所述有源区金属零层的底部和所述第一金属硅化物接触；
所述有源区金属零层开口的侧面和所述高介电常数金属栅之间具有第一间距，所述第一间距越小，所述预非晶化离子注入区的面积越大，所述第一金属硅化物的面积也越大，所述有源区金属零层和所述源漏区的接触面积越大，接触电阻越小；
所述第一内侧墙用于增加所述有源区金属零层和所述高介电常数金属栅之间的第二间距且所述第一内侧墙的厚度根据使所述第二间距大于所述有源区金属零层和所述高介电常数金属栅之间产生桥接时阈值间距的需要进行设置；
所述高介电常数金属栅的顶部形成有栅区金属零层，所述栅区金属零层形成于栅区金属零层开口中，在所述栅区金属零层开口的侧面形成有第二内侧墙，所述栅区金属零层形成于所述栅区金属零层开口中的所述第二内侧墙所围的区域中。
2.如权利要求1所述的高介电常数金属栅MOS晶体管，其特征在于：所述第一内侧墙和所述第二内侧墙的材料相同且所述第一内侧墙和所述第二内侧墙采用相同的沉积加刻蚀工艺同时形成。
3.如权利要求1所述的高介电常数金属栅MOS晶体管，其特征在于：所述高介电常数金属栅包括叠加的高介电常数层和金属栅。
4.如权利要求1所述的高介电常数金属栅MOS晶体管，其特征在于：高介电常数金属栅MOS晶体管为FinFET，在所述半导体衬底中形成有鳍体。
5.如权利要求1或4所述的高介电常数金属栅MOS晶体管，其特征在于：在所述源漏区的形成区域中形成有嵌入式外延层。
6.如权利要求5所述的高介电常数金属栅MOS晶体管，其特征在于：高介电常数金属栅MOS晶体管为NMOS时，所述嵌入式外延层的材料包括SiP；
高介电常数金属栅MOS晶体管为PMOS时，所述嵌入式外延层的材料包括SiGe。
7.如权利要求1所述的高介电常数金属栅MOS晶体管，其特征在于：所述第一金属硅化物包括镍硅化物或钛硅化物。
8.如权利要求2所述的高介电常数金属栅MOS晶体管，其特征在于：所述有源区金属零层由TiN和钴叠加而成或者由TiN和钨叠加而成。
9.如权利要求8所述的高介电常数金属栅MOS晶体管，其特征在于：所述栅区金属零层的材料和所述有源区金属零层的材料相同且同时形成。
10.一种高介电常数金属栅MOS晶体管的制造方法，其特征在于，包括如下步骤：
步骤一、提供完成了高介电常数金属栅的形成工艺的前层结构，在所述高介电常数金属栅之间的区域中填充有第零层层间膜，在所述高介电常数金属栅两侧的半导体衬底中自对准形成有源漏区；在所述前层结构上形成覆盖在所述高介电常数金属栅和所述第零层层间膜的表面上的第一层层间膜；
步骤二、采用光刻定义加刻蚀工艺形成有源区金属零层开口，所述有源区金属零层开口位于所述源漏区的顶部且穿过由所述第零层层间膜和所述第一层层间膜叠加而成的层间膜；
步骤三、进行预非晶华离子注入在所述有源区金属零层开口底部暴露的所述源漏区的表面自对准形成有预非晶化离子注入区；
步骤四、采用光刻定义加刻蚀工艺在所述高介电常数金属栅的顶部形成栅区金属零层开口；
步骤五、采用内侧墙材料沉积加刻蚀工艺同时在所述有源区金属零层开口的侧面形成第一内侧墙以及所述栅区金属零层开口的侧面形成第二内侧墙；
步骤六、以所述第一内侧墙所围区域自对准条件在所述有源区金属零层开口底部的所述预非晶化离子注入区中自对准形成第一金属硅化物，所述第一金属硅化物所覆盖面积大于所述第一内侧墙所围区域的面积以及小于等于所述预非晶化离子注入区的覆盖面积；
所述有源区金属零层开口的侧面和所述高介电常数金属栅之间具有第一间距，所述第一间距越小，所述预非晶化离子注入区的面积越大，所述第一金属硅化物的面积也越大，所述有源区金属零层和所述源漏区的接触面积越大，接触电阻越小；
所述第一内侧墙用于增加所述有源区金属零层和所述高介电常数金属栅之间的第二间距且所述第一内侧墙的厚度根据使所述第二间距大于所述有源区金属零层和所述高介电常数金属栅之间产生桥接时阈值间距的需要进行设置；
步骤六、进行金属填充同时在所述有源区金属零层开口中的所述第一内侧墙所围的区域中形成有源区金属零层以及在所述栅区金属零层开口中的所述第二内侧墙所围的区域中形成栅区金属零层，所述有源区金属零层的底部和所述第一金属硅化物接触。
11.如权利要求10所述的高介电常数金属栅MOS晶体管的制造方法，其特征在于：所述高介电常数金属栅包括叠加的高介电常数层和金属栅。
12.如权利要求10所述的高介电常数金属栅MOS晶体管的制造方法，其特征在于：高介电常数金属栅MOS晶体管为FinFET，在所述半导体衬底中形成有鳍体。
13.如权利要求10或12所述的高介电常数金属栅MOS晶体管的制造方法，其特征在于：在所述源漏区的形成区域中形成有嵌入式外延层。
14.如权利要求13所述的高介电常数金属栅MOS晶体管的制造方法，其特征在于：高介电常数金属栅MOS晶体管为NMOS时，所述嵌入式外延层的材料包括SiP；
高介电常数金属栅MOS晶体管为PMOS时，所述嵌入式外延层的材料包括SiGe。
15.如权利要求10所述的高介电常数金属栅MOS晶体管的制造方法，其特征在于：所述第一金属硅化物包括镍硅化物或钛硅化物。
16.如权利要求10所述的高介电常数金属栅MOS晶体管的制造方法，其特征在于：步骤六中填充的金属为TiN和钴的叠加层或者为TiN和钨的叠加层。
CN202110862545.3A 2021-07-29 2021-07-29 高介电常数金属栅mos晶体管及其制造方法 Pending CN113644050A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110862545.3A CN113644050A (zh) 2021-07-29 2021-07-29 高介电常数金属栅mos晶体管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110862545.3A CN113644050A (zh) 2021-07-29 2021-07-29 高介电常数金属栅mos晶体管及其制造方法

Publications (1)

Publication Number Publication Date
CN113644050A true CN113644050A (zh) 2021-11-12

Family

ID=78418847

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110862545.3A Pending CN113644050A (zh) 2021-07-29 2021-07-29 高介电常数金属栅mos晶体管及其制造方法

Country Status (1)

Country Link
CN (1) CN113644050A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115942744A (zh) * 2023-02-15 2023-04-07 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102024744A (zh) * 2009-09-16 2011-04-20 中国科学院微电子研究所 半导体器件及其制造方法
CN103730433A (zh) * 2012-10-16 2014-04-16 中芯国际集成电路制造(上海)有限公司 导电栓塞及导电栓塞的形成方法
US20150115335A1 (en) * 2013-10-30 2015-04-30 Taiwan Semiconductor Manufacturing Co., Ltd Mechanism for forming metal gate structure
CN104701150A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN108257917A (zh) * 2016-12-28 2018-07-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102024744A (zh) * 2009-09-16 2011-04-20 中国科学院微电子研究所 半导体器件及其制造方法
CN103730433A (zh) * 2012-10-16 2014-04-16 中芯国际集成电路制造(上海)有限公司 导电栓塞及导电栓塞的形成方法
US20150115335A1 (en) * 2013-10-30 2015-04-30 Taiwan Semiconductor Manufacturing Co., Ltd Mechanism for forming metal gate structure
CN104701150A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN108257917A (zh) * 2016-12-28 2018-07-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115942744A (zh) * 2023-02-15 2023-04-07 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
CN115942744B (zh) * 2023-02-15 2023-08-04 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Similar Documents

Publication Publication Date Title
US9431404B2 (en) Techniques providing high-k dielectric metal gate CMOS
US6051494A (en) Semiconductor device having metal silicide film
US6992358B2 (en) Semiconductor device and method for manufacturing the same
US10388747B1 (en) Gate contact structure positioned above an active region with air gaps positioned adjacent the gate structure
JP2003174101A (ja) 半導体装置および半導体装置の製造方法
US20070077713A1 (en) Semiconductor device having recessed gate electrode and method of fabricating the same
US10026819B2 (en) High voltage semiconductor devices including main conductive pattern, auxiliary conductive pattern, and spacer therebetween
CN110310926B (zh) 解决sram单元器件金属硅化物缺陷形成的方法
US10811304B2 (en) Increased isolation of diffusion breaks in FinFET devices using an angled etch
KR100835521B1 (ko) 반도체 소자의 구조 및 그의 제조방법
CN113644050A (zh) 高介电常数金属栅mos晶体管及其制造方法
CN109950203B (zh) 半导体器件的集成制造方法
US6468838B2 (en) Method for fabricating a MOS transistor of an embedded memory
US20080272398A1 (en) Conductive spacers for semiconductor devices and methods of forming
CN111223916B (zh) 半导体器件及其制备方法和三维存储器
US6855590B2 (en) Method of manufacturing the semiconductor device intended to prevent a leakage current from occuring due to a gate induced drain leakage effect
CN113644051A (zh) 高介电常数金属栅mos晶体管及其制造方法
US8664063B2 (en) Method of producing a semiconductor device and semiconductor device
CN113644134A (zh) 高介电常数金属栅mos晶体管及其制造方法
US8198659B2 (en) Semiconductor device and method for fabricating the same
US6455386B1 (en) High and low voltage transistor manufacturing method
US20020132428A1 (en) Method for fabricating a MOS transistor of an embedded memory
CN116504745B (zh) 一种半导体结构及其制作方法
CN112420822B (zh) 金属栅半导体器件及其制造方法
US20230140347A1 (en) Semiconductor device and method for forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination