CN112635327A - 采用应力记忆技术的半导体器件的制造方法 - Google Patents
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Abstract
本发明公开了一种采用应力记忆技术的半导体器件的制造方法，包括：步骤一、在半导体衬底上形成P阱、N阱、NMOS和PMOS的栅极结构、NMOS和PMOS的源漏注入；步骤二、沉积具有张应力的应力记忆层；步骤三、形成图形结构将NMOS的形成区域中应力记忆层覆盖以及将PMOS的形成区域中的应力记忆层表面打开；步骤四、进行应力消除离子注入以消除PMOS的形成区域中的应力记忆层的张应力；步骤五、去除图形结构，之后进行退火工艺，退火工艺同时源漏激活和应力记忆层的应力转移。本发明能在采用应力记忆技术提升NMOS的沟道区的拉应力的同时防止对PMOS的沟道区的应力产生不利影响，能提升NMOS的速度同时避免PMOS的速度降低，同时还能降低工艺成本。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种采用应力记忆技术(Stress Memorization Technique，SMT)的半导体器件的制造方法。
背景技术
应力记忆技术是一种利用覆盖层Si3N4单轴张应力提高90nm及以下工艺制程中NMOS速度的应变硅技术。沉积覆盖层Si3N4薄膜后，通过高温快速退火把应力传递给源漏和栅极，再通过它们将应力传递给沟道区，同时应力会保留在沟道区中。最后用磷酸除去Si3N4薄膜覆盖层。
SMT的单轴张应力在提高NMOS速度的同时会降低PMOS的速度,NMOS速度可以提高10％以上，而PMOS却有15％的衰减，为了避免SMT影响PMOS的速度，在沉积Si3N4薄膜覆盖层之后，需要额外增加一次光刻和刻蚀去除PMOS区域的覆盖层，这种方法会消耗更多的制造成本，而且引入多一层光刻和刻蚀，也会给工艺带来更多的变异。
发明内容
本发明所要解决的技术问题是提供一种采用应力记忆技术的半导体器件的制造方法，能提升NMOS的速度的同时不衰减PMOS的速度，还能降低工艺成本。
为解决上述技术问题，本发明提供的采用应力记忆技术的半导体器件的制造方法包括如下步骤：
步骤一、提供半导体衬底，所述半导体衬底包括NMOS的形成区域和PMOS的形成区域，在所述NMOS的形成区域形成P阱，在所述PMOS的形成区域形成N阱。
形成所述NMOS的第一栅极结构和所述PMOS的第二栅极结构。
以所述第一栅极结构为自对准条件在所述NMOS的形成区域中进行第一次源漏注入形成所述NMOS的第一源区和第一漏区，位于所述第一源区和所述第一漏区之间且被所述第一栅极结构覆盖的所述P阱组成第一沟道区。
以所述第二栅极结构为自对准条件在所述PMOS的形成区域中进行第二次源漏注入形成所述PMOS的第二源区和第二漏区；位于所述第二源区和所述第二漏区之间且被所述第二栅极结构覆盖的所述N阱组成第二沟道区。
步骤二、沉积具有张应力的应力记忆层，所述应力记忆层覆盖在完成所述第一次源漏注入和所述第二次源漏注入之后的所述半导体衬底表面。
步骤三、形成图形结构将所述NMOS的形成区域中所述应力记忆层覆盖以及将所述PMOS的形成区域中的所述应力记忆层表面打开。
步骤四、以所述图形结构为掩模进行应力消除离子注入，所述应力消除离子注入消除所述应力记忆层的张应力。
步骤五、去除所述图形结构，之后进行退火工艺，所述退火工艺同时实现所述第一源区、所述第一漏区、所述第二源区和所述第二漏区的激活以及所述应力记忆层的应力转移，所述退火后，所述应力记忆层将张应力转移到所述第一沟道区中以提高所述NMOS的电子迁移率；同时由于所述PMOS形成区域的所述应力记忆层的张应力被消除从而使得所述第二沟道区中无张应力，使所述PMOS的空穴迁移率不受影响。
进一步的改进是，所述半导体衬底包括硅衬底。
进一步的改进是，步骤一中，形成所述第一栅极结构和所述第二栅极结构的步骤包括：
形成栅介质层。
形成栅极导电材料层。
进行刻蚀将所述第一栅极结构的形成区域和所述第二栅极结构的形成区域之后的所述栅极导电材料层和所述栅介质层去除并同时由刻蚀后的所述栅介质层和所述栅极导电材料层叠加而成的所述第一栅极结构和所述第二栅极结构。
进一步的改进是，所述栅介质层包括栅氧化层或高介电常数层；所述栅极导材料层包括多晶硅栅。
进一步的改进是，步骤二中，所述应力记忆层为具有张应力的第一氮化硅层。
进一步的改进是，步骤二中，在形成所述第一氮化硅层之前，还包括形成形成缓冲层的步骤。
进一步的改进是，所述缓冲层的材料包括氧化层，厚度为
进一步的改进是，所述第一氮化硅层的厚度为
进一步的改进是，步骤三中，所述图形结构为光刻胶图形结构，所述光刻胶图形结构采用光刻工艺形成。
进一步的改进是，步骤四中，所述应力消除离子注入的注入离子包含但不限于Ge或Si，根据器件需求也可以选择铟(In)或砷(As)等其它离子。
进一步的改进是，所述应力消除离子注入的注入能量为10keV～50keV，注入剂量为1E13cm-2～1E15cm-2。
进一步的改进是，步骤五之后，所述应力记忆层保留并作为自对准金属硅化物阻挡层；之后还包括如下步骤：
光刻打开自对准金属硅化物的形成区域。
进行刻蚀将所述自对准金属硅化物的形成区域中的所述应力记忆层去除。
进一步的改进是，所述自对准金属硅化物的形成区域包括所述第一源区、所述第一漏区、所述第一栅极结构、所述第二源区、所述第二漏区和所述第二栅极结构的的表面区域。
进一步的改进是，在所述第一栅极结构和所述第二栅极结构形成后以及所述第一次源漏离子注入和所述第二次源漏离子注入之前，还包括在所述第一栅极结构的侧面和所述第二栅极结构的侧面形成侧墙的步骤。
进一步的改进是，步骤五中所述退火工艺的温度为900℃～1100℃，退火时间小于等于10s。
进一步的改进是，所述退火工艺包括快速热退火，尖峰退火或激光退火。
进一步的改进是，所述侧墙的材料包括氧化硅或氮化硅。
本发明中对应力记忆层的沉积工艺和退火工艺顺序做了特别设置，应力记忆层的沉积工艺是防止在半导体器件的源漏注入即NMOS的第一次源漏注入和PMOS的第二次源漏注入完成之后退火之前进行，同时在退火工艺之前还进行了仅在PMOS的形成区域进行的应力消除离子注入，以消除PMOS的形成区域中的应力记忆层的张应力；之后在进行退火工艺同时实现应力记忆层的应力转移和源漏离子注入区即第一源区、第一漏区、第二源区和第二漏区的激活；由于，在退火工艺之前PMOS的形成区域中的应力记忆层的张应力已被消除，故退火工艺后仅会对NMOS的第一沟道区产生张应力，对PMOS的第二沟道区不会产生张应力，所以，本发明能提升NMOS的速度即电子载流子的迁移率会增加的同时不衰减PMOS的速度即不会减少空穴载流子的迁移率。
由于本发明的PMOS的形成区域的第二沟道区的张应力的消除不是通过采用光刻定义加刻蚀工艺来去除PMOS的形成区域的应力记忆层实现，而是通过光刻定义加离子注入实现，和刻蚀工艺相比，离子注入的成本相对较低。
另外，由于应力记忆层在实现应力转移后不用被去除，故本发明的应力记忆层能左右自对准金属硅化物阻挡层，从而能进一步降低工艺成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例采用应力记忆技术的半导体器件的制造方法的流程图；
图2A-图2C是本发明实施例采用应力记忆技术的半导体器件的制造方法各步骤中的器件结构示意图。
具体实施方式
如图1所示，是本发明实施例采用应力记忆技术的半导体器件的制造方法的流程图；如图2A至图2C所示，是本发明实施例采用应力记忆技术的半导体器件的制造方法各步骤中的器件结构示意图；本发明实施例采用应力记忆技术的半导体器件的制造方法包括如下步骤：
步骤一、如图2A所示，提供半导体衬底，所述半导体衬底包括NMOS的形成区域和PMOS的形成区域；图2A中，虚线AA的左侧为NMOS的形成区域，右侧为PMOS的形成区域。
在所述NMOS的形成区域形成P阱1，在所述PMOS的形成区域形成N阱2。图2A中，P阱1也用PW表示，N阱2也用NW表示。
在所述半导体衬底上还形成有浅沟槽隔离结构3，所述浅沟槽隔离结3定义出有源区。
形成所述NMOS的第一栅极结构6a和所述PMOS的第二栅极结构6b。
本发明实施例中，所述半导体衬底包括硅衬底。
形成所述第一栅极结构6a和所述第二栅极结构6b的步骤包括：
形成栅介质层。
形成栅极导电材料层。
进行刻蚀将所述第一栅极结构6a的形成区域和所述第二栅极结构6b的形成区域之后的所述栅极导电材料层和所述栅介质层去除并同时由刻蚀后的所述栅介质层和所述栅极导电材料层叠加而成的所述第一栅极结构6a和所述第二栅极结构6b。图2A中，所述第一栅极结构6a对应的栅介质层单独用标记4a表示以及栅极导电材料层单独用标记5a表示；图2A中，所述第二栅极结构6b对应的栅介质层单独用标记4b表示以及栅极导电材料层单独用标记5b表示。
所述栅介质层包括栅氧化层或高介电常数层；所述栅极导材料层包括多晶硅栅。
以所述第一栅极结构6a为自对准条件在所述NMOS的形成区域中进行第一次源漏注入形成所述NMOS的第一源区和第一漏区，位于所述第一源区和所述第一漏区之间且被所述第一栅极结构6a覆盖的所述P阱1组成第一沟道区。
以所述第二栅极结构6b为自对准条件在所述PMOS的形成区域中进行第二次源漏注入形成所述PMOS的第二源区和第二漏区；位于所述第二源区和所述第二漏区之间且被所述第二栅极结构6b覆盖的所述N阱2组成第二沟道区。
较佳为，在所述第一栅极结构6a和所述第二栅极结构6b形成后以及所述第一次源漏离子注入和所述第二次源漏离子注入之前，还包括在所述第一栅极结构6a的侧面和所述第二栅极结构6b的侧面形成侧墙7的步骤。
所述侧墙7的材料包括氧化硅或氮化硅，所述侧墙7通过沉积加全面刻蚀工艺自对准形成在所述第一栅极结构6a和所述第二栅极结构6b的侧面。
步骤二、如图2A所示，沉积具有张应力的应力记忆层8，所述应力记忆层8覆盖在完成所述第一次源漏注入和所述第二次源漏注入之后的所述半导体衬底表面。
本发明实施例中，所述应力记忆层8为具有张应力的第一氮化硅层。
较佳为，在形成所述第一氮化硅层之前，还包括形成形成缓冲层的步骤。
所述缓冲层的材料包括氧化层，厚度为
所述第一氮化硅层的厚度为
步骤三、形成图形结构9将所述NMOS的形成区域中所述应力记忆层8覆盖以及将所述PMOS的形成区域中的所述应力记忆层8表面打开。
本发明实施例中，所述图形结构9为光刻胶图形结构，所述光刻胶图形结构采用光刻工艺形成。
步骤四、以所述图形结构9为掩模进行如标记10对应的箭头线所示的应力消除离子注入，所述应力消除离子注入消除所述应力记忆层8的张应力。
本发明实施例中，所述应力消除离子注入的注入离子包含但不限于Ge或Si，根据器件需求也可以选择铟(In)或砷(As)等其它离子。
所述应力消除离子注入的注入能量为10keV～50keV，注入剂量为1E13cm-2～1E15cm-2。
步骤五、去除所述图形结构9，之后进行退火工艺，所述退火工艺同时实现所述第一源区、所述第一漏区、所述第二源区和所述第二漏区的激活以及所述应力记忆层8的应力转移，所述退火后，所述应力记忆层单独用标记8a表示，所述应力记忆层8a将张应力转移到所述第一沟道区中以提高所述NMOS的电子迁移率；同时由于所述PMOS形成区域的所述应力记忆层8a的张应力被消除从而使得所述第二沟道区中无张应力，使所述PMOS的空穴迁移率不受影响。
本发明实施例中，所述退火工艺的温度为900℃～1100℃，退火时间小于等于10s。
所述退火工艺包括尖峰退火或激光退火。
步骤五之后，所述应力记忆层8保留并作为自对准金属硅化物阻挡层；之后还包括如下步骤：
光刻打开自对准金属硅化物的形成区域。
进行刻蚀将所述自对准金属硅化物的形成区域中的所述应力记忆层8去除。
所述自对准金属硅化物的形成区域包括所述第一源区、所述第一漏区、所述第一栅极结构6a、所述第二源区、所述第二漏区和所述第二栅极结构6b的的表面区域。
本发明实施例中对应力记忆层8的沉积工艺和退火工艺顺序做了特别设置，应力记忆层8的沉积工艺是防止在半导体器件的源漏注入即NMOS的第一次源漏注入和PMOS的第二次源漏注入完成之后退火之前进行，同时在退火工艺之前还进行了仅在PMOS的形成区域进行的应力消除离子注入，以消除PMOS的形成区域中的应力记忆层8的张应力；之后在进行退火工艺同时实现应力记忆层8的应力转移和源漏离子注入区即第一源区、第一漏区、第二源区和第二漏区的激活；由于，在退火工艺之前PMOS的形成区域中的应力记忆层8的张应力已被消除，故退火工艺后仅会对NMOS的第一沟道区产生张应力，对PMOS的第二沟道区不会产生张应力，所以，本发明实施例能提升NMOS的速度即电子载流子的迁移率会增加的同时不衰减PMOS的速度即不会减少空穴载流子的迁移率。
由于本发明实施例的PMOS的形成区域的第二沟道区的张应力的消除不是通过采用光刻定义加刻蚀工艺来去除PMOS的形成区域的应力记忆层8实现，而是通过光刻定义加离子注入实现，和刻蚀工艺相比，离子注入的成本相对较低。
另外，由于应力记忆层8在实现应力转移后不用被去除，故本发明实施例的应力记忆层8能左右自对准金属硅化物阻挡层，从而能进一步降低工艺成本。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (16)
1.一种采用应力记忆技术的半导体器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供半导体衬底，所述半导体衬底包括NMOS的形成区域和PMOS的形成区域，在所述NMOS的形成区域形成P阱，在所述PMOS的形成区域形成N阱；
形成所述NMOS的第一栅极结构和所述PMOS的第二栅极结构；
以所述第一栅极结构为自对准条件在所述NMOS的形成区域中进行第一次源漏注入形成所述NMOS的第一源区和第一漏区，位于所述第一源区和所述第一漏区之间且被所述第一栅极结构覆盖的所述P阱组成第一沟道区；
以所述第二栅极结构为自对准条件在所述PMOS的形成区域中进行第二次源漏注入形成所述PMOS的第二源区和第二漏区；位于所述第二源区和所述第二漏区之间且被所述第二栅极结构覆盖的所述N阱组成第二沟道区；
步骤二、沉积具有张应力的应力记忆层，所述应力记忆层覆盖在完成所述第一次源漏注入和所述第二次源漏注入之后的所述半导体衬底表面；
步骤三、形成图形结构将所述NMOS的形成区域中所述应力记忆层覆盖以及将所述PMOS的形成区域中的所述应力记忆层表面打开；
步骤四、以所述图形结构为掩模进行应力消除离子注入，所述应力消除离子注入消除所述应力记忆层的张应力；
步骤五、去除所述图形结构，之后进行退火工艺，所述退火工艺同时实现所述第一源区、所述第一漏区、所述第二源区和所述第二漏区的激活以及所述应力记忆层的应力转移，所述退火后，所述应力记忆层将张应力转移到所述第一沟道区中以提高所述NMOS的电子迁移率；同时由于所述PMOS形成区域的所述应力记忆层的张应力被消除从而使得所述第二沟道区中无张应力，使所述PMOS的空穴迁移率不受影响。
2.如权利要求1所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：所述半导体衬底包括硅衬底。
3.如权利要求2所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：步骤一中，形成所述第一栅极结构和所述第二栅极结构的步骤包括：
形成栅介质层；
形成栅极导电材料层；
进行刻蚀将所述第一栅极结构的形成区域和所述第二栅极结构的形成区域之后的所述栅极导电材料层和所述栅介质层去除并同时由刻蚀后的所述栅介质层和所述栅极导电材料层叠加而成的所述第一栅极结构和所述第二栅极结构。
4.如权利要求3所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：所述栅介质层包括栅氧化层或高介电常数层；所述栅极导材料层包括多晶硅栅。
5.如权利要求1所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：步骤二中，所述应力记忆层为具有张应力的第一氮化硅层。
6.如权利要求5所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：步骤二中，在形成所述第一氮化硅层之前，还包括形成形成缓冲层的步骤。
7.如权利要求6所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：所述缓冲层的材料包括氧化层，厚度为
8.如权利要求5所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：所述第一氮化硅层的厚度为
9.如权利要求1所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：步骤三中，所述图形结构为光刻胶图形结构，所述光刻胶图形结构采用光刻工艺形成。
10.如权利要求1所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：步骤四中，所述应力消除离子注入的注入离子包含Ge、Si、In或As。
11.如权利要求10所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：所述应力消除离子注入的注入能量为10keV～50keV，注入剂量为1E13cm-2～1E15cm-2。
12.如权利要求1所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：步骤五之后，所述应力记忆层保留并作为自对准金属硅化物阻挡层；之后还包括如下步骤：
光刻打开自对准金属硅化物的形成区域；
进行刻蚀将所述自对准金属硅化物的形成区域中的所述应力记忆层去除。
13.如权利要求12所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：所述自对准金属硅化物的形成区域包括所述第一源区、所述第一漏区、所述第一栅极结构、所述第二源区、所述第二漏区和所述第二栅极结构的的表面区域。
14.如权利要求3所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：在所述第一栅极结构和所述第二栅极结构形成后以及所述第一次源漏离子注入和所述第二次源漏离子注入之前，还包括在所述第一栅极结构的侧面和所述第二栅极结构的侧面形成侧墙的步骤。
15.如权利要求1所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：步骤五中所述退火工艺的温度为900℃～1100℃，退火时间小于等于10s。
16.如权利要求15所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：所述退火工艺包括快速热退火，尖峰退火或激光退火。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050093078A1 (en) * | 2003-10-30 | 2005-05-05 | Victor Chan | Increasing carrier mobility in NFET and PFET transistors on a common wafer |
| US20160079420A1 (en) * | 2014-09-11 | 2016-03-17 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050093078A1 (en) * | 2003-10-30 | 2005-05-05 | Victor Chan | Increasing carrier mobility in NFET and PFET transistors on a common wafer |
| US20160079420A1 (en) * | 2014-09-11 | 2016-03-17 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114121802A (zh) * | 2021-11-16 | 2022-03-01 | 上海华力集成电路制造有限公司 | 采用应力记忆技术的半导体器件的制造方法 |
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