CN108206205B - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，其中方法包括：提供基底；形成栅极结构、源漏掺杂区、保护层以及层间介质层，所述栅极结构位于基底上，所述源漏掺杂区分别位于栅极结构两侧的基底中，所述保护层位于源漏掺杂区表面，所述层间介质层覆盖栅极结构、保护层和基底；在所述层间介质层中形成第一通孔，第一通孔分别位于栅极结构两侧且暴露出保护层；形成填充满第一通孔的平坦层后，形成贯穿层间介质层且位于栅极结构上的第二通孔；形成所述第二通孔后，去除平坦层和第一通孔底部的保护层；去除第一通孔底部的保护层后，在源漏掺杂区表面分别形成金属硅化物层。所述方法使半导体器件的电学性能得到提高。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，位于栅极结构一侧半导体衬底内的源区和位于栅极结构另一侧半导体衬底内的漏区。MOS晶体管的工作原理是：通过在栅极结构施加电压，调节通过栅极结构底部沟道的电流来产生开关信号。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。而鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁表面的栅极结构，位于栅极结构一侧的鳍部内的源区和位于栅极结构另一侧的鳍部内的漏区。
然而，无论是平面式的MOS晶体管还是鳍式场效应晶体管构成的半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底；形成栅极结构、源漏掺杂区、保护层以及层间介质层，所述栅极结构位于基底上，所述源漏掺杂区分别位于栅极结构两侧的基底中，所述保护层位于源漏掺杂区表面，所述层间介质层覆盖栅极结构、保护层和基底；在所述层间介质层中形成第一通孔，第一通孔分别位于栅极结构两侧且暴露出保护层；形成填充满第一通孔的平坦层后，形成贯穿层间介质层且位于栅极结构上的第二通孔；形成所述第二通孔后，去除平坦层和第一通孔底部的保护层；去除第一通孔底部的保护层后，在源漏掺杂区表面分别形成金属硅化物层。
可选的，去除所述平坦层的工艺为干刻工艺；所述干刻工艺采用的气体为含氧气体。
可选的，所述平坦层的材料为光阻材料、底部抗反射层材料或有机聚合物。
可选的，形成所述平坦层的工艺为旋涂工艺。
可选的，所述平坦层还位于层间介质层上；所述第二通孔还贯穿层间介质层上的平坦层。
可选的，形成所述第一通孔的方法包括：在所述层间介质层上形成图形化的第一掩膜层；以所述第一掩膜层为掩膜，采用各向异性干刻工艺刻蚀层间介质层，在层间介质层中形成第一通孔；采用各向异性干刻工艺刻蚀层间介质层后，去除第一掩膜层。
可选的，在形成所述第一通孔的过程中，所述层间介质层相对于所述保护层的刻蚀选择比值为3～100。
可选的，所述各向异性干刻工艺的参数包括：采用的气体包括C4F6、CHF3和O2，C4F6的流量为10sccm～200sccm，CHF3的流量为30sccm～500sccm，O2的流量为100sccm～2000sccm，源射频功率为50瓦～500瓦，偏置电压为30伏～300伏，腔室压强为1mtorr～300mtorr。
可选的，所述保护层的材料为SiN、SiOCN、SiBCN或SiCN；所述层间介质层的材料为氧化硅。
可选的，还包括：在形成所述栅极结构、源漏掺杂区、保护层和层间介质层的过程中，形成位于栅极结构顶部表面的覆盖层；所述层间介质层还覆盖所述覆盖层；所述第二通孔暴露出覆盖层表面；去除第一通孔底部的保护层的同时，去除第二通孔底部的覆盖层。
可选的，所述覆盖层的材料为SiN、SiOCN、SiBCN或SiCN。
可选的，形成所述第二通孔的方法包括：在所述平坦层和层间介质层上形成图形化的第二掩膜底层；以所述第二掩膜层为掩膜，采用各向异性干刻工艺刻蚀栅极结构上的层间介质层，在所述层间介质层中形成第二通孔；刻蚀栅极结构上的层间介质层后，去除第二掩膜层。
可选的，还包括：在形成所述第一通孔后且在形成所述平坦层之前，或者，在去除所述平坦层后且在形成所述金属硅化物层之前，对所述源漏掺杂区表面进行非晶化处理。
可选的，在去除所述平坦层后且在去除第一通孔底部的保护层之前，进行所述非晶化处理。
可选的，所述非晶化处理的方法包括离子注入工艺。
可选的，所述离子注入工艺的参数包括：注入离子为Ge离子，注入能量为2KeV～20KeV，注入剂量为1.0E12atom/cm2～1.0E16atom/cm2，注入角度为0度～30度。
可选的，所述离子注入工艺的参数包括：注入离子为C离子，注入能量为1KeV～15KeV，注入剂量为1.0E13atom/cm2～1.0E16atom/cm2，注入角度为0度～30度。
可选的，形成所述金属硅化物层的方法包括：在所述源漏掺杂区表面形成金属层；形成金属层后，进行退火处理，使所述金属层和源漏掺杂区反应而形成金属硅化物层。
可选的，所述金属硅化物层的材料为TiSi、TiCoSi、NiSi、NiPtSi、TiPtSi或TiNiSi。
本发明还提供一种采用上述方法形成的半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，形成第一通孔后，且在形成平坦层之前，在所述源漏掺杂区表面保留有保护层；形成平坦层后，保护层位于平坦层和源漏掺杂区之间。所述平坦层为在层间介质层中形成第二通孔提供较为平坦的表面。所述保护层能够在去除所述平坦层的过程中保护源漏掺杂区的表面。由于源漏掺杂区表面能够在去除所述平坦层的过程中受到保护，因此能够避免源漏掺杂区表面被氧化，进而使得金属硅化物层较为容易形成在源漏掺杂区表面。因此半导体器件的电学性能得到提高。
附图说明
图1至图4是一种半导体器件形成过程的结构示意图；
图5至图12是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术中形成的半导体器件的电学性能较差。
图1至图4是一种半导体器件形成过程的结构示意图。
参考图1，提供半导体衬底100；形成栅极结构110、源漏掺杂区120、刻蚀阻挡层130以及层间介质层140，所述栅极结构110位于半导体衬底100上，所述源漏掺杂区120分别位于栅极结构110两侧的半导体衬底100中，所述刻蚀阻挡层130位于源漏掺杂区120表面，所述层间介质层140覆盖栅极结构110、刻蚀阻挡层130和半导体衬底100。
参考图2，在所述层间介质层140和刻蚀阻挡层130中形成第一通孔150，第一通孔150分别位于栅极结构110两侧且暴露出源漏掺杂区120表面。
参考图3，在所述第一通孔150(参考图2)中以及层间介质层140上形成平坦层160；形成平坦层160后，形成第二通孔170，所述第二通孔170贯穿层间介质层140且位于栅极结构110上。
第一通孔150和第二通孔170分别形成的原因在于：随着半导体器件的特征尺寸的不断减小，源漏掺杂区120在垂直于半导体衬底100表面的中心轴和栅极结构110在垂直于半导体衬底100表面的中心轴之间的距离不断减小。受到光刻极限的限制，难以同时对源漏掺杂区120上的层间介质层140和栅极结构110上的层间介质层140进行图形化。因此需要分别形成第一通孔150和第二通孔170。
参考图4，形成第二通孔170后，去除平坦层160(参考图3)。
后续还包括：去除所述平坦层160后，在源漏掺杂区120表面分别形成金属硅化物层。
然而，上述方法形成的半导体器件的电学性能较差，经研究发现，原因在于：
形成第一通孔150后，第一通孔150暴露出源漏掺杂区120表面。形成平坦层160后，平坦层160和源漏掺杂区120接触。所述平坦层160为在层间介质层140中形成第二通孔170提供较为平坦的表面。在去除所述平坦层160的过程中，源漏掺杂区120表面暴露在刻蚀环境中。由于平坦层160的材料为有机聚合物，因此通常采用含氧气体，如氧气去除所述平坦层160。因此在去除所述平坦层160的过程中，源漏掺杂区120表面会被氧化。形成金属硅化物层的过程中，首先在源漏掺杂区表面形成金属层；然后进行退火处理。由于源漏掺杂区表面被氧化，因此源漏掺杂区表面被氧化的部分隔离金属层和源漏掺杂区120。导致在退火处理中，金属层难以和源漏掺杂区120表面发生反应而形成金属硅化物层。
在此基础上，本发明提供一种半导体器件的形成方法，包括：提供基底；形成栅极结构、源漏掺杂区、保护层以及层间介质层，所述栅极结构位于基底上，所述源漏掺杂区分别位于栅极结构两侧的基底中，所述保护层位于源漏掺杂区表面，所述层间介质层覆盖栅极结构、保护层和基底；在所述层间介质层中形成第一通孔，第一通孔分别位于栅极结构两侧且暴露出保护层；形成填充满第一通孔的平坦层后，形成贯穿层间介质层且位于栅极结构上的第二通孔；形成所述第二通孔后，去除平坦层和第一通孔底部的保护层；去除第一通孔底部的保护层后，在源漏掺杂区表面分别形成金属硅化物层。
所述方法中，形成第一通孔后，且在形成平坦层之前，在所述源漏掺杂区表面保留有保护层；形成平坦层后，保护层位于平坦层和源漏掺杂区之间。所述平坦层为在层间介质层中形成第二通孔提供较为平坦的表面。所述保护层能够在去除所述平坦层的过程中保护源漏掺杂区的表面。由于源漏掺杂区表面在去除所述平坦层的过程中受到保护，因此能够避免源漏掺杂区表面被氧化，进而使得金属硅化物层较为容易形成在源漏掺杂区表面。因此半导体器件的电学性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图12是本发明一实施例中半导体器件形成过程的结构示意图。
参考图5，提供基底200。
本实施例中，以所述半导体器件为鳍式场效应晶体管为示例进行说明，相应的，所述基底200包括半导体衬底201和位于半导体衬底201上的鳍部202。
所述半导体衬底201为形成半导体器件提供工艺平台。
本实施例中，所述半导体衬底201的材料为单晶硅。所述半导体衬底201还可以是多晶硅或非晶硅。所述半导体衬底201的材料还可以为锗、锗化硅、砷化镓等半导体材料。
本实施例中，所述鳍部202通过图形化所述半导体衬底201而形成。在其它实施例中，可以是：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部。
本实施例中，所述半导体衬底201上还具有隔离结构203，所述隔离结构203覆盖鳍部202的部分侧壁表面。所述隔离结构203的材料为氧化硅。
在其它实施例中，所述半导体器件为平面式MOS晶体管，相应的，所述基底为平面式的半导体衬底。
继续参考图5，形成栅极结构210、源漏掺杂区220、保护层221以及层间介质层223，所述栅极结构210位于基底200上，所述源漏掺杂区220分别位于栅极结构210两侧的基底200中，所述保护层221位于源漏掺杂区220表面，所述层间介质层223覆盖栅极结构210、保护层221和基底200。
本实施例中，所述保护层221还位于基底200表面和栅极结构210侧壁。
本实施例中，在形成所述栅极结构210、源漏掺杂区220、保护层221和层间介质层223的过程中，形成位于栅极结构210顶部表面的覆盖层222；所述层间介质层223还覆盖所述覆盖层222。
本实施例中，以后栅工艺为示例进行说明。
具体的，在所述基底200上形成伪栅极结构(未图示)，所述伪栅极结构包括位于基底200上的伪栅介质层和位于伪栅介质层上的伪栅电极层；在所述伪栅极结构两侧的基底200中分别形成源漏掺杂区220；形成所述源漏掺杂区220后，形成保护层221和第一层间介质层224，所述保护层221位于伪栅极结构侧壁、源漏掺杂区220表面和基底200上，所述第一层间介质层224位于保护层221上，且所述第一层间介质层224暴露出伪栅极结构的顶部表面；形成第一层间介质层224和保护层221后，去除所述伪栅电极层，形成开口；在所述开口中形成栅电极层212。
本实施例中，所述伪栅极结构横跨所述鳍部202，覆盖鳍部202的部分顶部表面和部分侧壁表面。其中，所述伪栅介质层位于部分隔离结构203表面、覆盖鳍部202的部分顶部表面和部分侧壁表面。
所述伪栅电极层的材料为多晶硅。
若去除所述伪栅电极层且保留所述伪栅介质层而形成开口，形成所述开口后，所述伪栅介质层构成栅介质层211，那么伪栅介质层的材料为高K(K大于3.9)介质材料；若去除所述伪栅极结构而形成开口，形成所述开口后且在形成栅电极层之前，需要在开口的侧壁表面和底部表面形成栅介质层，那么伪栅介质层的材料为氧化硅。
本实施例中，以去除所述伪栅电极层且保留所述伪栅介质层而形成开口为示例进行说明。
所述栅电极层212位于栅介质层211上，所述栅电极层212和栅介质层211构成栅极结构210。
本实施例中，所述栅电极层212的材料为金属；所述栅介质层211的材料为高K介质材料。
本实施例中，在所述伪栅极结构两侧的鳍部202中分别形成源漏掺杂区220。形成所述栅极结构210后，所述源漏掺杂区220分别位于栅极结构210两侧的鳍部202中。
形成保护层221和第一层间介质层224的方法包括：在所述伪栅极结构表面、源漏掺杂区220表面以及基底200上形成保护材料层；在所述保护材料层上形成第一层间介质材料层，所述第一层间介质材料层的整个表面高于伪栅极结构的顶部表面；平坦化所述第一层间介质材料层和保护材料层直至暴露出伪栅极结构的顶部表面，形成所述保护层221和第一层间介质层224。
形成栅极结构210后，在第一层间介质层224、保护层221和栅极结构210上形成第二层间介质层225，所述第二层间介质层225和第一层间介质层224构成层间介质层223。
本实施例中，还包括：在形成第二层间介质层225之前，去除部分高度的栅极结构210，形成凹陷；在所述凹陷中形成覆盖层222，所述覆盖层222位于栅极结构210的顶部表面；形成第二层间介质层225后，第二层间介质层225还覆盖所述覆盖层222。
所述覆盖层222的材料为SiN、SiOCN、SiBCN或SiCN。
所述层间介质层223的材料为氧化硅、氮氧化硅或碳氧化硅。
所述保护层221的材料为SiN、SiOCN、SiBCN或SiCN。
本实施例中，所述保护层221和层间介质层223的材料不同，且在后续形成第一通孔的过程中，所述层间介质层223相对于所述保护层221的刻蚀选择比值较大，以降低对保护层221的刻蚀损耗。
参考图6，在所述层间介质层223中形成第一通孔230，第一通孔230分别位于栅极结构210两侧且暴露出保护层221。
所述第一通孔230分别位于源漏掺杂区220上。
形成所述第一通孔230的方法包括：在所述层间介质层223上形成图形化的第一掩膜层(未图示)，所述第一掩膜层用于定义第一通孔230的位置；以所述第一掩膜层为掩膜，采用各向异性干刻工艺刻蚀层间介质层223，在层间介质层223中形成第一通孔230；采用各向异性干刻工艺刻蚀层间介质层223后，去除第一掩膜层。
所述第一掩膜层的材料包括光刻胶。
本实施例中，在形成所述第一通孔230的过程中，所述层间介质层223相对于所述保护层221的刻蚀选择比值为3～100，如10、50、80、100。选择此范围的意义在于：若所述层间介质层223相对于所述保护层221的刻蚀选择比值大于100，导致增加了工艺的难度；若所述层间介质层223相对于所述保护层221的刻蚀选择比值小于3，导致形成保护层221采用的各向异性干刻工艺难以停止在保护层221上，容易对保护层221造成较大的刻蚀损伤。
本实施例中，形成所述第一通孔230采用的各向异性干刻工艺的参数包括：采用的气体包括C4F6、CHF3和O2，C4F6的流量为10sccm～200sccm，CHF3的流量为30sccm～500sccm，O2的流量为100sccm～2000sccm，源射频功率为50瓦～500瓦，偏置电压为30瓦～300瓦，腔室压强为1mtorr～300mtorr。
参考图7，形成填充满第一通孔230(参考图6)的平坦层240。
所述平坦层240的材料为光阻材料、底部抗反射层材料或有机聚合物。
形成所述平坦层240的工艺为旋涂工艺。
本实施例中，所述平坦层240还位于层间介质层223上。在其它实施例中，所述平坦层240仅填充满第一通孔230。
所述平坦层240为后续在层间介质层223中形成第二通孔提供较为平坦的表面。
参考图8，形成平坦层240后，形成贯穿层间介质层223且位于栅极结构210上的第二通孔250。
本实施例中，由于平坦层240还位于层间介质层223上，相应的，所述第二通孔250还贯穿层间介质层223上的平坦层240。
形成第二通孔250的方法包括：在所述平坦层240和层间介质层223上形成图形化的第二掩膜层(未图示)，第二掩膜层用于定义第二通孔250的位置；以所述第二掩膜层为掩膜，采用各向异性干刻工艺刻蚀栅极结构210上的层间介质层223，在所述层间介质223层中形成第二通孔250；刻蚀栅极结构210上的层间介质层223后，去除第二掩膜层。
形成第二通孔250采用的各向异性干刻工艺的参数参照形成第一通孔230采用的各向异性干刻工艺的参数，不再详述。
本实施例中，在刻蚀栅极结构210上的层间介质层220的过程中，也刻蚀了层间介质层220上的平坦层240；所述第二通孔贯穿层间介质层223和层间介质层223上的平坦层240。
本实施例中，由于形成了覆盖层222，因此第二通孔250暴露出覆盖层222表面。
第一通孔230和第二通孔250分别形成的原因在于：随着半导体器件的特征尺寸的不断减小，源漏掺杂区220的中心和栅极结构210的中心之间的距离不断减小。受到光刻极限的限制，难以同时对源漏掺杂区220上的层间介质层223和栅极结构210上的层间介质层223进行图形化。因此需要分别形成第一通孔230和第二通孔250。
参考图9，形成所述第二通孔250后，去除平坦层240(参考图8)。
去除所述平坦层240的工艺为干刻工艺，所述干刻工艺采用的气体采用含氧气体。
本实施例中，所述含氧气体包括O2。在其它实施例中，所述含氧气体包括O2和CO2。
在去除所述平坦层240的过程中，所述保护层221能够保护源漏掺杂区220的表面，避免源漏掺杂区220表面被氧化。
本实施例中，还包括：在形成所述第一通孔230后且在形成所述平坦层240之前，或者，在去除所述平坦层240后且在后续形成所述金属硅化物层之前，对所述源漏掺杂区220表面进行非晶化处理。
本实施例中，以在去除所述平坦层240后且在后续去除第一通孔230底部的保护层221之前为示例进行说明。在其它实施例中，所述非晶化处理在后续去除第一通孔底部的保护层之后且在后续形成所述金属硅化物层之前进行。
参考图10，在去除所述平坦层240后，对所述源漏掺杂区220表面进行非晶化处理。
所述非晶化处理的作用包括：使源漏掺杂区220表面材料呈非晶态，从而使后续在源漏掺杂区220表面形成的金属硅化物层的表面粗糙度较低，且后续在第一通孔230中形成的导电插塞和漏掺杂区220之间的接触电阻较低。
所述非晶化处理的方法包括离子注入工艺。
本实施例中，所述离子注入工艺通过保护层221将离子注入到源漏掺杂区220的表面，使得表层的源漏掺杂区220非晶化。所述离子通过保护层221后散射进入源漏掺杂区220，避免离子穿过源漏掺杂区220的晶格间隙，利于对源漏掺杂区220的表面进行非晶化。
本实施例中，在进行离子注入工艺的过程中，所述栅极结构210的顶部表面具有覆盖层222，因此离子注入工艺中的离子不会将栅极结构210的顶部表面的原子溅射出来，避免污染离子注入工艺的腔室。
本实施例中，所述离子注入工艺采用的离子为Ge离子或C离子。原因为：Ge离子和C离子为即不属于N型离子，也不属于P型离子，因此所述Ge离子或C离子对影响源漏掺杂区220的电学性能影响较小。
若所述离子注入工艺的注入能量过高，导致离子注入到源漏掺杂区的深度较大，离子浓度最高区域到源漏掺杂区220表面的距离过大，相应的，离子在源漏掺杂区220表面附近区域的浓度过小。导致源漏掺杂区220表面的非晶化程度较低，且离子浓度最高区域对源漏掺杂区220的导电性能影响较大。若所述离子注入工艺的注入能量过低，不能有效的将离子注入到源漏掺杂区220表面。
若所述离子注入工艺的注入剂量过高，在相同的注入能量下，源漏掺杂区220表面被非晶化的厚度较厚，对源漏掺杂区220的导电性能影响较大；若所述离子注入工艺的注入剂量过低，离子在源漏掺杂区220表面的浓度过小，源漏掺杂区220表面的非晶化程度较低。
所述离子注入工艺的注入角度和注入能量有关，所述注入角度为与半导体衬底201法线方向之间的锐角夹角。在一定的注入深度的情况下，注入能量越大，需要的注入角度越大。
综上，所述离子注入工艺的注入能量、注入剂量和注入角度需要选择合适的范围。且不同的离子对应的原子质量不同。在相同的注入深度的情况下，原子质量较大的离子需要损耗的能量较大，故需要较大的注入能量。
当所述离子注入工艺采用的离子为Ge离子时，所述离子注入工艺的参数包括：注入能量为2KeV～20KeV，注入剂量为1.0E12atom/cm2～1.0E16atom/cm2，注入角度为0度～30度。
当所述离子注入工艺采用的离子为C离子时，所述离子注入工艺的参数包括：注入能量为1KeV～15KeV，注入剂量为1.0E13atom/cm2～1.0E16atom/cm2，注入角度为0度～30度。
由于C离子对应的原子质量小于Ge离子对应的原子质量，因此C离子的注入能量小于Ge离子的注入能量。
C离子相对于Ge离子的注入剂量较大，原因为：C离子的半径小于Ge离子的半径，对源漏掺杂区220进行相同的非晶化程度的情况下，需要较多的C离子填充在源漏掺杂区220的原子间隙中。
参考图11，进行非晶化处理后，去除第一通孔230底部的保护层221。
去除第一通孔230底部的保护层221的工艺为干刻工艺或湿刻工艺。
本实施例中，在去除第一通孔230底部的保护层221的同时，去除第二通孔250底部的覆盖层222，使得工艺得到简化。
本实施例中，采用干法工艺去除第一通孔230底部的保护层221和第二通孔250底部的覆盖层222，参数包括：采用的气体包括CH2F2和N2，CH2F2的流量为10sccm～500sccm，N2的流量为30sccm～400sccm，源射频功率为50瓦～500瓦，偏置电压为100伏～300伏，腔室压强为1mtorr～200mtorr。
参考图12，去除第一通孔230底部的保护层221后，在源漏掺杂区220表面分别形成金属硅化物层260。
形成所述金属硅化物层260的方法包括：在所述源漏掺杂区220表面形成金属层；形成金属层后，进行退火处理，使所述金属层和源漏掺杂区220反应而形成金属硅化物层260。
所述金属层的材料为钛、钛钴合金、钛镍合金、镍、镍铂合金或钛铂合金。
所述金属硅化物层260的材料为TiSi、TiCoSi、TiNiSi、NiSi、NiPtSi或TiPtSi。
由于在去除所述平坦层240的过程中，所述保护层221能够保护源漏掺杂区220的表面，避免源漏掺杂区220表面被氧化，进而使得金属硅化物层260较为容易形成在源漏掺杂区220表面。因此半导体器件的电学性能得到提高。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体器件的形成方法，其特征在于，包括：
提供基底；
形成栅极结构、源漏掺杂区、保护层以及层间介质层，所述栅极结构位于基底上，所述源漏掺杂区分别位于栅极结构两侧的基底中，所述保护层位于源漏掺杂区表面，所述层间介质层覆盖栅极结构、保护层和基底；
在所述层间介质层中形成第一通孔，第一通孔分别位于栅极结构两侧且暴露出保护层；
形成填充满第一通孔的平坦层后，形成贯穿层间介质层且位于栅极结构上的第二通孔；
形成所述第二通孔后，去除平坦层和第一通孔底部的保护层；
去除第一通孔底部的保护层后，在源漏掺杂区表面分别形成金属硅化物层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除所述平坦层的工艺为干刻工艺；所述干刻工艺采用的气体为含氧气体。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述平坦层的材料为光阻材料、底部抗反射层材料或有机聚合物。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，形成所述平坦层的工艺为旋涂工艺。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述平坦层还位于层间介质层上；所述第二通孔还贯穿层间介质层上的平坦层。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一通孔的方法包括：在所述层间介质层上形成图形化的第一掩膜层；以所述第一掩膜层为掩膜，采用各向异性干刻工艺刻蚀层间介质层，在层间介质层中形成第一通孔；采用各向异性干刻工艺刻蚀层间介质层后，去除第一掩膜层。
7.根据权利要求6所述的半导体器件的形成方法，其特征在于，在形成所述第一通孔的过程中，所述层间介质层相对于所述保护层的刻蚀选择比值为3～100。
8.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述各向异性干刻工艺的参数包括：采用的气体包括C4F6、CHF3和O2，C4F6的流量为10sccm～200sccm，CHF3的流量为30sccm～500sccm，O2的流量为100sccm～2000sccm，源射频功率为50瓦～500瓦，偏置电压为30伏～300伏，腔室压强为1mtorr～300mtorr。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述保护层的材料为SiN、SiOCN、SiBCN或SiCN；所述层间介质层的材料为氧化硅。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成所述栅极结构、源漏掺杂区、保护层和层间介质层的过程中，形成位于栅极结构顶部表面的覆盖层；所述层间介质层还覆盖所述覆盖层；所述第二通孔暴露出覆盖层表面；去除第一通孔底部的保护层的同时，去除第二通孔底部的覆盖层。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述覆盖层的材料为SiN、SiOCN、SiBCN或SiCN。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第二通孔的方法包括：在所述平坦层和层间介质层上形成图形化的第二掩膜底层；以所述第二掩膜层为掩膜，采用各向异性干刻工艺刻蚀栅极结构上的层间介质层，在所述层间介质层中形成第二通孔；刻蚀栅极结构上的层间介质层后，去除第二掩膜层。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成所述第一通孔后且在形成所述平坦层之前，或者，在去除所述平坦层后且在形成所述金属硅化物层之前，对所述源漏掺杂区表面进行非晶化处理。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，在去除所述平坦层后且在去除第一通孔底部的保护层之前，进行所述非晶化处理。
15.根据权利要求13所述的半导体器件的形成方法，其特征在于，所述非晶化处理的方法包括离子注入工艺。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述离子注入工艺的参数包括：注入离子为Ge离子，注入能量为2KeV～20KeV，注入剂量为1.0E12atom/cm2～1.0E16atom/cm2，注入角度为0度～30度。
17.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述离子注入工艺的参数包括：注入离子为C离子，注入能量为1KeV～15KeV，注入剂量为1.0E13atom/cm2～1.0E16atom/cm2，注入角度为0度～30度。
18.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述金属硅化物层的方法包括：在所述源漏掺杂区表面形成金属层；形成金属层后，进行退火处理，使所述金属层和源漏掺杂区反应而形成金属硅化物层。
19.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述金属硅化物层的材料为TiSi、TiCoSi、NiSi、NiPtSi、TiPtSi或TiNiSi。
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