CN109904073A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底、位于基底上的栅极、以及位于栅极两侧的基底内的源漏掺杂区，基底上还具有覆盖栅极顶部和侧壁的介质层，源漏掺杂区表面具有贯穿介质层厚度的导电层；去除部分厚度的介质层，露出导电层的顶部和部分侧壁，且剩余介质层顶部高于栅极顶部；在介质层顶部、导电层顶部及侧壁上形成侧墙层；回刻蚀去除位于相邻导电层间的部分介质层顶部上的侧墙层，在相邻导电层相对的侧壁上形成侧墙；以侧墙为掩膜，刻蚀位于相邻导电层之间的介质层直至露出栅极顶部，在介质层内形成通孔；形成填充满通孔的金属层，且金属层位于相邻导电层之间。本发明能够提高形成的金属层的位置精确度，改善半导体结构的性能。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着集成电路特征尺寸持续减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极之间的距离也随之缩短，导致栅极对沟道的控制能力变差，短沟道效应(SCE：short-channel effects)更容易发生。

鳍式场效应晶体管(FinFET)在抑制短沟道效应方面具有突出的表现，FinFET的栅极至少可以从两侧对鳍部进行控制，因而与平面MOSFET相比，FinFET的栅极对沟道的控制能力更强，能够很好的抑制短沟道效应。

然而，现有技术形成的半导体结构的性能有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，使金属层与相邻源漏掺杂区间的栅极有效区域通过直接相接触的方式实现电连接，且提高所述金属层的位置精度，避免金属层与源漏掺杂区表面的导电层发生短路。

为解决上述问题，本发明提供一种半导体结构形成方法，包括：提供基底、位于所述基底上的栅极、以及位于所述栅极两侧的基底内的源漏掺杂区，所述基底上还具有覆盖所述栅极顶部和侧壁的介质层，所述源漏掺杂区表面具有贯穿所述介质层厚度的导电层；去除部分厚度的所述介质层，露出所述导电层的顶部和部分侧壁，且剩余介质层顶部高于所述栅极顶部；在所述介质层顶部、所述导电层顶部及侧壁上形成侧墙层；回刻蚀去除位于相邻所述导电层之间的部分介质层顶部上的侧墙层，在相邻导电层相对的侧壁上形成侧墙；以所述侧墙为掩膜，刻蚀位于相邻导电层之间的介质层直至露出所述栅极顶部，在所述介质层内形成通孔；形成填充满所述通孔的金属层，且所述金属层位于相邻导电层之间。

可选的，所述侧墙层厚度为1nm～20nm。

可选的，形成所述通孔的步骤中，刻蚀所述介质层的工艺对所述侧墙和所述介质层的刻蚀选择比小于0.8。

可选的，所述侧墙层的材料为氮化硅、碳化硅、碳氮化硅或氮氧化硅。

可选的，形成所述侧墙的工艺步骤包括：形成覆盖部分所述侧墙层表面的光刻胶层；以所述光刻胶层为掩膜，去除位于相邻所述导电层之间的部分介质层顶部上的侧墙层，在相邻导电层侧壁上形成侧墙；去除所述光刻胶层。

可选的，所述光刻胶层暴露出位于相邻导电层之间的侧墙层，且还暴露出导电层部分顶部的侧墙层；其中，回刻蚀所述暴露出的侧墙层，形成所述侧墙。

可选的，所述金属层覆盖所述侧墙侧壁，且所述金属层顶部与所述侧墙顶部齐平。

可选的，形成所述通孔后，所述侧墙覆盖所述介质层露出的所述导电层的整个侧壁；形成所述金属层的工艺步骤包括：形成填充满所述通孔的金属膜，且所述金属膜覆盖所述导电层顶部及所述侧墙顶部；去除部分厚度的所述金属膜，使剩余所述金属膜顶部与所述导电层顶部齐平，形成所述金属层。

可选的，形成所述金属膜前，所述形成方法还包括：在所述通孔底部及侧壁、所述侧墙顶部及侧壁形成金属粘合层。

可选的，所述形成方法还包括：去除高于所述金属层顶部的侧墙层以及金属粘合层。

可选的，形成所述通孔后，所述侧墙顶部低于所述导电层顶部；形成所述金属层的工艺步骤包括：形成填充满所述通孔的金属膜，且所述金属膜覆盖所述导电层顶部、所述侧墙顶部及高出侧墙顶部的所述导电层侧壁；去除部分厚度所述金属膜及部分厚度所述导电层，使剩余所述金属膜顶部、所述导电层顶部及所述侧墙顶部齐平，形成所述金属层。

可选的，采用原子层沉积工艺形成所述金属膜。

可选的，形成所述金属膜前，所述形成方法还包括：在所述通孔底部、所述通孔侧壁、所述侧墙顶部、所述侧墙侧壁、所述导电层顶部以及高出侧墙顶部的所述导电层侧壁上形成金属粘合层。

可选的，在去除部分厚度的所述金属膜及部分厚度所述导电层的步骤中，去除位于所述导电层顶部、所述侧墙顶部以及高出侧墙顶部的导电层侧壁上的所述金属粘合层。

可选的，形成所述侧墙后，所述导电层顶部具有所述侧墙层；在去除部分厚度的所述金属膜的步骤中，去除位于所述导电层顶部的所述侧墙层。

可选的，所述基底上具有多个所述栅极，且相邻栅极共用源漏掺杂区，其中，多个所述栅极中需要进行电连接的栅极为有效栅极；形成的所述通孔暴露出所述有效栅极顶部。

相应的，本发明还提供一种半导体结构，包括：基底，所述基底上具有栅极，所述栅极两侧的所述基底内具有源漏掺杂区；位于所述基底上的介质层，所述介质层覆盖所述栅极的顶部和侧壁；贯穿所述介质层厚度的导电层，所述导电层位于所述源漏掺杂区表面，且所述导电层顶部高出所述介质层顶部；位于相邻所述导电层之间的部分介质层顶部上的侧墙，且所述侧墙位于相邻导电层的相对侧壁上；贯穿相邻导电层之间的所述介质层厚度的金属层，且所述金属层位于所述栅极表面。

可选的，所述金属层覆盖所述侧墙侧壁，且所述金属层顶部与所述侧墙顶部齐平。

可选的，所述金属层侧壁及底部具有金属粘合层。

可选的，所述基底包括多个所述栅极，单个所述源漏掺杂区被相邻所述栅极共用，其中，多个所述栅极中需要进行电连接的栅极为有效栅极；所述金属层位于所述有效栅极表面。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的半导体结构的形成方法的技术方案中，在去除部分厚度的介质层以露出导电层的顶部和部分侧壁，且剩余介质层顶部高于栅极顶部之后，在介质层顶部、所述导电层顶部和侧壁上形成侧墙层；接着，回刻蚀去除位于部分介质层顶部上的侧墙层，在相邻导电层侧壁上形成侧墙，所述侧墙用于定义后续形成的通孔的位置；以所述侧墙为掩膜层，刻蚀位于相邻导电层之间的介质层直至露出栅极顶部，在所述介质层内形成通孔；形成填充满所述通孔的金属层，使得所述金属层位于相邻导电层之间。所述金属层通过与栅极有效区域(gate active area)直接相接触的方式实现与栅极的电连接，其中，栅极有效区域指的是位于相邻源漏掺杂区之间的栅极区域；并且，所述侧墙通过沉积以及回刻蚀工艺形成，从而避免了光刻工艺中光刻胶位置偏移问题，使得形成的侧墙位置精确度高，因此通过所述侧墙定义的通孔的位置精度也相应得到提高，防止所述通孔暴露出所述导电层，进而避免在所述通孔内形成的金属层与所述导电层电连接，提高形成的金属层的位置精确度，从而改善形成的半导体结构的性能。

可选方案中，所述侧墙层的厚度为1nm～20nm，使所述侧墙层厚度适中，即保证所述侧墙的厚度适中，后续以侧墙为掩膜，刻蚀相邻导电层之间的介质层以形成通孔，有助于形成宽度合适所述通孔，后续形成填充满所述通孔的金属层，所述通孔的宽度合适，有利于提高金属层的填孔能力，从而提高形成的金属层的质量。另外，所述侧墙的厚度适中，能够避免以侧墙为掩膜刻蚀介质层步骤中，对侧墙正下方的介质层造成不必要的刻蚀，从而防止通孔暴露出导电层侧壁。

可选方案中，形成所述通孔的步骤中，刻蚀所述介质层的工艺对所述侧墙和所述介质层的刻蚀选择比小于0.8，所述侧墙在形成所述通孔的过程中充当掩膜，刻蚀所述介质层的工艺对所述侧墙的刻蚀速率低，从而避免所述侧墙在所述通孔形成前被完全刻蚀去除。

附图说明

图1至图8是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图；

图9至图11是本发明半导体结构形成方法另一实施例各步骤对应的结构示意图。

具体实施方式

由背景技术可知，随着器件小型化和微型化的发展趋势，现有技术形成的半导体结构的性能有待提高。

经分析，半导体结构中包括与栅极接触电连接的金属层，以及与源漏掺杂区接触电连接的导电层，为了避免金属层与导电层之间发生短路，通常的，在栅极中远离源漏掺杂区的区域表面形成所述金属层，而并非在栅极有效区域表面形成金属层，其中，栅极有效区域指的是位于相邻源漏掺杂区之间的栅极区域。

随着器件小型化微型化趋势的发展，需要在所述栅极有效区域表面形成所述金属层，这将使得金属层侧壁与所述导电层侧壁之间的距离显著减小。通常采用光刻工艺定义所述金属层的位置，由于光刻工艺存在工艺偏差的问题，且器件尺寸越小光刻工艺难度越大，因此在栅极有效区域表面形成的金属层容易与所述导电层之间相接触从而发生短路问题。

为解决上述问题，本发明提供一种半导体结构的形成方法，通过沉积以及回刻蚀方法在相邻导电层的相对侧壁上形成侧墙，所述侧墙用于定义后续形成的通孔的位置；以所述侧墙为掩膜层，刻蚀位于相邻导电层之间的介质层直至露出栅极顶部，在所述介质层内形成通孔。所述侧墙作为在栅极有效区域表面形成通孔的掩膜，避免了光刻工艺引入的位置偏差问题，因此所述侧墙的位置精度度高，从而提高了形成的通孔的位置精确度，相应的，在栅极有效区域表面形成的金属层位置精确度高，防止金属层与导电层之间发生短路。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图11为本发明一实施例提供的半导体结构形成过程的结构示意图。

参考图1，提供基底100、位于所述基底100上的栅极(未标示)、以及位于所述栅极两侧的基底100内的源漏掺杂区300，所述基底100上还具有覆盖所述栅极顶部和侧壁的介质层400，所述源漏掺杂区300表面具有贯穿所述介质层400厚度的导电层500。

本实施例中，所述基底100包括衬底110和位于所述衬底110上的鳍部120。

所述衬底110为后续形成半导体结构提供工艺平台。

本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底。

本实施例中，所述鳍部120的材料与所述衬底110的材料相同，也为硅。在其他实施例中，所述鳍部的材料还可以与所述衬底的材料不相同，例如为锗、锗化硅、碳化硅、砷化镓或镓化铟。

所述源漏掺杂区300位于所述栅极两侧的所述鳍部120内。

所述源漏掺杂区300的材料为硅、锗、锗化硅或碳化硅。本实施例中，所述源漏掺杂区300的材料为锗化硅。

所述栅极横跨所述鳍部120，且覆盖所述鳍部120的部分顶部表面和部分侧壁表面。

本实施例中，所述基底100上具有多个所述栅极，且相邻栅极共用源漏掺杂区300，其中，多个所述栅极中需要进行电连接的栅极为有效栅极210，后续形成的通孔将暴露出所述有效栅极210顶部。

为了便于图示和说明，本实施例中以所述基底100上具有两个栅极为例进行说明。需要说明的是，在其他实施例中，所述基底上还可以仅具有一个栅极。

所述导电层500与所述源漏掺杂区300表面直接接触从而实现电连接，所述导电层500的材料为钨、铜、铝或银。本实施例中，所述导电层500的材料为钨。

本实施例中，所述介质层400的材料为氧化硅。在其他实施例中，所述介质层的材料还可以为氮化硅、氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)。

参考图2，去除部分厚度的所述介质层400，露出所述导电层500的顶部和部分侧壁，且剩余介质层400顶部高于所述栅极顶部。

若去除的所述介质层400厚度过厚，容易将所述有效栅极210顶部露出，导致后续步骤难以进行。若去除的所述介质层400厚度过薄，使露出的所述导电层500侧壁高度值过小，后续在相邻导电层500相对侧壁上形成侧墙，则导致所述侧墙的高度值过小，后续以侧墙为掩膜，刻蚀介质层形成通孔，若所述侧墙的高度值过小，所述侧墙容易在形成所述通孔前被完全刻蚀去除。本实施例中，去除的所述介质层400的厚度为5nm～50nm。

本实施例中，去除部分厚度的所述介质层400的工艺步骤包括：在所述导电层500顶部形成掩膜层(未示出)，所述掩膜层露出所述介质层400顶部；以所述掩膜层为掩膜，刻蚀去除部分厚度的所述介质层400，以露出所述导电层500的部分侧壁，且剩余介质层400顶部高于所述栅极顶部；去除所述掩膜层。

在其他实施例中，还可以采用无掩膜刻蚀工艺，刻蚀去除部分厚度的介质层。

参考图3，在所述介质层400顶部、所述导电层500顶部及侧壁上形成侧墙层610。

后续回刻蚀所述侧墙层610形成侧墙，以相邻导电层500相对的侧壁上的侧墙为掩膜刻蚀所述介质层400，定义暴露出所述有效栅极210顶部的通孔位置。

所述侧墙层610的形成工艺为原子层沉积工艺、流体化学气相沉积工艺、等离子体增强化学气相沉积工艺或高深宽比化学气相沉积工艺。本实施例中，采用原子层沉积工艺工艺形成所述侧墙层610。

本实施例中，所述侧墙层610的材料为氮化硅。在其他实施例中，所述侧墙层的材料还可以为碳化硅、碳氮化硅或氮氧化硅。

若所述侧墙层610的厚度过大，相应后续形成的侧墙的厚度过大，相邻侧墙之间暴露出的介质层400宽度小，后续以所述侧墙为掩膜刻蚀介质层400形成的通孔宽度过窄，后续形成填充满通孔的金属层的工艺难度大，容易影响形成的金属层的质量；若所述侧墙层610的厚度过小，相应的，所述侧墙的厚度过小，以所述侧墙为掩膜刻蚀介质层400时容易对位于侧墙正下方的介质层400造成不必要的刻蚀，导致通孔暴露出导电层500侧壁，因此造成后续形成的所述金属层与导电层500发生短路。本实施例中，所述侧墙层610的厚度d为1nm～20nm。

本实施例中，所述侧墙层610的厚度d＝(W1—W2)/2。其中，W1为位于所述有效栅极210的两侧的相邻所述导电层500的间距，W2为所述有效栅极210的宽度。这样设置的好处包括：后续回刻蚀所述侧墙层610，在相邻导电层500相对的侧壁上形成侧墙，以所述侧墙为掩膜刻蚀介质层400形成通孔，所述通孔底部宽度与位于相邻导电层500之间的有效栅极210宽度相同，且所述通孔底部露出的有效栅极210宽度等于位于相邻导电层500之间的有效栅极210宽度，也就是说，所述通孔侧壁恰好对准所述有效栅极210侧壁，后续形成填充满所述通孔的金属层，有助于提高所述金属层与所述有效栅极210的接触面积，从而降低所述金属层与所述有效栅极210间的接触电阻。

参考图4及图5，回刻蚀去除位于相邻所述导电层500之间的部分介质层400顶部上的侧墙层610，在相邻导电层500相对的侧壁上形成侧墙620。

本实施例中，所述栅极的数量为多个，且后续仅需形成与有效栅极210电连接的金属层，因此本实施例中仅在有效栅极210上方形成所述侧墙620。所述侧墙620用于定义后续在有效栅极210的栅极有效区域表面形成的通孔的位置。

若所述侧墙620的厚度过大，相应的，相邻所述侧墙620的间距过窄，后续以所述侧墙620为掩膜刻蚀介质层400形成通孔，将导致形成的通孔过窄，后续形成填充满所述通孔的金属层，将造成所述金属层的填孔能力差，使形成的所述金属层的质量差；若所述侧墙620的厚度过小，以所述侧墙620为掩膜刻蚀介质层400时容易对位于侧墙620正下方的介质层400造成不必要的刻蚀，导致通孔暴露出导电层500侧壁，造成所述金属层与导电层500发生短路。本实施例中，所述侧墙620的厚度D与所述侧墙层610的厚度d相等，为1nm～20nm。

另外，本实施例中，所述侧墙620的厚度D＝(W1—W2)/2，其中，W1(参考图3)为位于所述有效栅极210的两侧的相邻所述导电层500的间距，W2(参考图3)为所述有效栅极210的宽度。

形成所述侧墙620的工艺步骤包括：形成覆盖部分所述侧墙层610表面的光刻胶层700，所述光刻胶层700内具有开口(未标示)，所述开口露出位于有效栅极210两侧的相邻导电层之间的侧墙层610；以所述光刻胶层700为掩膜，采用回刻蚀工艺，去除位于相邻所述导电层500之间的部分介质层400顶部上的侧墙层610，在相邻导电层500相对的侧壁上形成侧墙620。

本实施例中，所述开口还露出所述有效栅极210两侧的所述导电层500顶部的部分侧墙层610。所述光刻胶层700的开口宽度大，因而对工艺精确度的要求低，使形成所述光刻胶层700的难度降低。

所述回刻蚀工艺对不同位置的侧墙层610的刻蚀速率不同，所述导电层500顶部及部分介质层400顶部的侧墙层610的刻蚀速率较快，相邻导电层500的相对侧壁上的侧墙层610的刻蚀速率较慢。

本实施例中，所述侧墙620覆盖所述介质层400露出的所述导电层500部分侧壁，也就是说，所述侧墙620顶部低于所述导电层500顶部。在其他实施例中，所述侧墙覆盖所述介质层露出的所述导电层整个侧壁。

后续以所述侧墙620为掩膜，刻蚀介质层400以形成通孔，形成所述通孔的工艺容易对所述侧墙620造成刻蚀，若所述侧墙620高度过低，所述侧墙620容易在形成所述通孔前被完全刻蚀去除。若所述侧墙620高度过高，使相邻所述侧墙620之间区域的深宽比过高，后续填充满通孔的金属层的填孔能力差，容易影响形成的金属层的质量。本实施例中，所述侧墙620的高度为1.5nm～35nm。

本实施例中，所述回刻蚀工艺为各向异性的干法刻蚀工艺。

所述回刻蚀工艺对所述侧墙层610和导电层500的刻蚀选择比高，可避免所述导电层500表面受到刻蚀。本实施例中，所述回刻蚀工艺对所述侧墙层610和导电层500的刻蚀选择比大于或等于2.5。

本实施例中，形成所述侧墙620后，保留所述光刻胶层700。在其他实施例中，形成所述侧墙620后，去除所述光刻胶层700。

参考图6，以所述侧墙620为掩膜，刻蚀位于相邻导电层500之间的介质层400直至露出所述栅极顶部，在所述介质层400内形成通孔810。

所述通孔810露出所述有效栅极210顶部，并且，所述通孔810露出所述有效栅极210的栅极有效区域顶部，即，所述通孔810位于相邻导电层500之间。

本实施例中，由于侧墙620的厚度D(参考图5)等于(W1—W2)/2，其中，W1(参考图3)为位于所述有效栅极210的两侧的相邻所述导电层500的间距，W2(参考图3)为所述有效栅极210的宽度，因而所述通孔810底部宽度与位于相邻导电层500之间的有效栅极210宽度相同，且所述通孔810底部露出的有效栅极210宽度等于位于相邻导电层500之间的有效栅极210宽度，也就是说，所述通孔810侧壁恰好对准所述有效栅极210侧壁，后续形成填充满所述通孔的金属层，有助于提高所述金属层与所述有效栅极210的接触面积，从而降低所述金属层与所述有效栅极210间的接触电阻。

由于所述侧墙620位于所述导电层500侧壁，且所述侧墙620经由沉积侧墙层610(参考图3)以及回刻蚀侧墙层610的工艺形成，因此避免了光刻工艺的工艺偏差问题，使得形成的侧墙620的位置精度高。相应的，以所述侧墙620为掩膜刻蚀介质层400形成所述通孔810，所述通孔810的位置精度也高。后续形成填充满所述通孔810的金属层，保证金属层具有高位置精度，从而防止金属层与导电层500之间发生短路。

本实施例中，采用各向同性的干法刻蚀工艺刻蚀所述介质层400。在其他实施例中，还可以采用各向同性的湿法刻蚀工艺刻蚀所述介质层。

本实施例中，刻蚀所述介质层400的工艺对所述侧墙620和所述介质层400的刻蚀选择比小于0.8，所述侧墙620在形成所述通孔810的过程中充当掩膜，刻蚀所述介质层400的工艺对所述侧墙620的刻蚀速率低，对所述介质层400的刻蚀速率高，从而避免所述侧墙620在所述通孔810形成前被完全刻蚀去除。

本实施例中，形成所述通孔810后，所述侧墙620覆盖所述介质层400露出的所述导电层500部分侧壁，即所述侧墙620顶部低于所述导电层500顶部。在其他实施例中，所述侧墙覆盖所述介质层露出的所述导电层整个侧壁。

本实施例中，形成所述通孔810后，去除所述光刻胶层700，暴露出剩余侧墙层610表面。

后续形成填充满所述通孔810的金属层，且所述金属层位于相邻导电层500之间。下面参考图7及图8，对所述金属层的形成步骤进行详细的说明。

参考图7，形成填充满所述通孔810的金属膜821，且所述金属膜821覆盖所述导电层500顶部、所述侧墙620顶部及高出侧墙620顶部的所述导电层500侧壁。

本实施例中，采用原子层沉积工艺形成所述金属膜821。

本实施例中，所述金属膜821的材料为钨。在其他实施例中，所述金属膜的材料还可以为铜、铝或银。

为了提高所述金属膜821与通孔810底部和侧壁之间的粘附性，在形成所述金属膜821之前，还包括：在所述通孔810底部和侧壁、侧墙620顶部和侧壁形成所述金属粘合层830。

本实施例中，形成的所述金属粘合层830还位于剩余侧墙层610表面，且还位于暴露出的导电层500顶部和侧壁。

本实施例中，所述金属粘合层830的材料为钛。在其他实施例中，所述金属粘合层的材料还可以为氮化钛。

采用物理气相沉积、化学气相沉积或者原子层沉积工艺，形成所述金属粘合层830。

所述金属粘合层830的电阻率大于所述金属膜821的电阻率，若所述金属粘合层830的厚度过厚，后续去除部分厚度所述金属膜821以形成金属层，将导致所述金属层与所述有效栅极210间的电阻大；若所述金属粘合层830的厚度过薄，则所述金属粘合层830起到的提高后续形成的金属层与通孔810(参考图6)之间的粘附性效果较差。本实施例中，所述金属粘合层830的厚度为1nm～5nm。

参考图8，去除部分厚度所述金属膜821及部分厚度所述导电层500，使剩余所述金属膜821顶部、所述导电层500顶部及所述侧墙620顶部齐平，形成所述金属层820。

本实施例中，所述金属层820覆盖所述侧墙620侧壁，且所述金属层820顶部与所述侧墙620顶部齐平。

具体地，对所述金属膜821、导电层500进行平坦化处理，去除部分厚度的金属膜821以及导电层500，形成所述金属层820，且还对高于所述金属层820顶部的金属粘合层830以及侧墙层610进行所述平坦化处理，去除高于所述金属层820顶部的金属粘合层830以及侧墙层610。

本实施例中，采用化学机械抛光工艺进行所述平坦化处理。

需要说明的是，本实施例中，所述平坦化处理的停止位置为所述侧墙620顶部。在其他实施例中，所述平坦化处理还可以去除部分厚度的侧墙，相应的，形成的所述金属层顶部与剩余侧墙顶部齐平。

由前述分析可知，通过所述侧墙620定义的所述通孔810的位置精确度高，因而所述金属层820的位置精确度高，可避免所述金属层820与所述导电层500间发生短路。

在其他实施例中，参考图9，形成所述通孔810后，所述侧墙620覆盖所述介质层400露出的所述导电层500整个侧壁。后续形成填充满所述通孔810的金属层，且所述金属层位于相邻导电层500之间。下面参考图10及图11，对形成所述金属层的步骤进行详细的说明。形成所述通孔810及之前的步骤可参考前一实施例，不再赘述。

参考图10，形成填充满所述通孔810的金属膜821，且所述金属膜821覆盖所述导电层500顶部及所述侧墙620顶部。

为了提高所述金属膜821与通孔810底部和侧壁之间的粘附性，形成所述金属膜821前，还包括：在所述通孔810底部和侧壁、所述侧墙620顶部和侧壁形成金属粘合层830。

本实施例中，形成的所述金属粘合层830还位于剩余侧墙层610表面及暴露出的导电层500顶部。

参考图11，去除部分厚度的所述金属膜821，使剩余所述金属膜821顶部与所述导电层500顶部齐平，形成所述金属层820。

本实施例中，所述金属层820覆盖所述侧墙620侧壁，且所述金属层820顶部与所述侧墙620顶部齐平。

具体地，对所述金属膜821(参考图10)进行平坦化处理，去除部分厚度的金属膜821，形成所述金属层820，且还对高于所述金属层820顶部的金属粘合层830以及侧墙层610进行所述平坦化处理，去除高于所述金属层820顶部的金属粘合层830以及侧墙层610。

综上，通过沉积及回刻蚀方法在相邻导电层500的相对侧壁上形成侧墙620，以所述侧墙620为掩膜在所述栅极顶部的介质层400内形成通孔810，可避免光刻工艺中由于光刻胶位置偏移导致的通孔810位置精确度差的问题，从而提高填充满所述通孔810的金属层820的位置精确度，使金属层820与相邻源漏掺杂区300间的栅极有效区域通过直接相接触的方式实现电连接，且能够避免所述金属层820与源漏掺杂区300表面的导电层500发生短路。

参照图8，本发明还提供一种采用上述方法形成的半导体结构，包括：基底100，所述基底100上具有栅极，所述栅极两侧的所述基底100内具有源漏掺杂区300；位于所述基底100上的介质层400，所述介质层400覆盖所述栅极的顶部和侧壁；贯穿所述介质层400厚度的导电层500，所述导电层500位于所述源漏掺杂区300表面，且所述导电层500顶部高出所述介质层400顶部；位于相邻所述导电层500之间的部分介质层400顶部上的侧墙620，且所述侧墙620位于相邻导电层500的相对侧壁上；贯穿相邻导电层500之间的所述介质层400厚度的金属层820，且所述金属层820位于所述栅极表面，且所述金属层820位于相邻导电层500之间。

本实施例中，所述基底100上具有多个所述栅极，且相邻栅极共用源漏掺杂区300，其中，多个所述栅极中需要进行电连接的栅极为有效栅极210，所述金属层820位于所述有效栅极210的栅极有效区域顶部，其中，栅极有效区域指的是位于相邻所述源漏掺杂区300之间的所述有效栅极210部分。

本实施例中，所述金属层820覆盖所述侧墙620侧壁，且所述金属层820顶部与所述侧墙620顶部齐平。

本实施例中，所述金属层820的材料为钨。在其他实施例中，所述金属层的材料还可以为铜、铝或银。

本实施例中，所述金属层820底部及侧壁表面上具有金属粘合层830，所述金属粘合层830的作用为提高所述金属层820与所述有效栅极210顶部及介质层400侧壁之间的粘附性。

本实施例中，所述金属粘合层830的材料为钛。在其他实施例中，所述金属粘合层的材料还可以为氮化钛。

所述金属粘合层830的电阻率大于所述金属层820的电阻率，若所述金属粘合层830的厚度过厚，将导致所述金属层820与所述有效栅极210间的电阻大；若所述金属粘合层830的厚度过薄，则所述金属粘合层830起到的提高金属层820与有效栅极210顶部及介质层400侧壁之间的粘附性效果较差。本实施例中，所述金属粘合层830的厚度为1nm～5nm。

本实施例中，所述侧墙620的材料为氮化硅。在其他实施例中，所述侧墙的材料还可以为碳化硅、碳氮化硅或氮氧化硅。

若所述侧墙620的厚度过大，则所述金属层820与所述有效栅极210的接触面积过小，造成所述金属层820与所述有效栅极210间的接触电阻大，因而电荷传输的热量损耗大；若所述侧墙620的厚度过小，将导致所述侧墙620的绝缘性能差，因此所述金属层820与所述导电层500间容易发生短路。本实施例中，所述侧墙620的厚度D为1nm～20nm。

另外，本实施例中，所述侧墙620的厚度D＝(W1—W2)/2，其中，W1为位于所述有效栅极210的两侧的相邻所述导电层500的间距，W2为所述有效栅极210的宽度。

所述侧墙620位于所述有效栅极210两侧的相邻导电层500的相对侧壁上，以所述侧墙620定义的所述金属层820的位置精确度高，从而实现金属层820与有效栅极210的栅极有效区域直接接触电连接，且能够避免所述金属层820与导电层500发生短路，改善半导体结构的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供基底、位于所述基底上的栅极、以及位于所述栅极两侧的基底内的源漏掺杂区，所述基底上还具有覆盖所述栅极顶部和侧壁的介质层，所述源漏掺杂区表面具有贯穿所述介质层厚度的导电层；

去除部分厚度的所述介质层，露出所述导电层的顶部和部分侧壁，且剩余介质层顶部高于所述栅极顶部；

在所述介质层顶部、所述导电层顶部及侧壁上形成侧墙层；

回刻蚀去除位于相邻所述导电层之间的部分介质层顶部上的侧墙层，在相邻导电层相对的侧壁上形成侧墙；

以所述侧墙为掩膜，刻蚀位于相邻导电层之间的介质层直至露出所述栅极顶部，在所述介质层内形成通孔；

形成填充满所述通孔的金属层，且所述金属层位于相邻导电层之间。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙层厚度为1nm～20nm。

3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述通孔的步骤中，刻蚀所述介质层的工艺对所述侧墙和所述介质层的刻蚀选择比小于0.8。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙层的材料为氮化硅、碳化硅、碳氮化硅或氮氧化硅。

5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述侧墙的工艺步骤包括：形成覆盖部分所述侧墙层表面的光刻胶层；以所述光刻胶层为掩膜，去除位于相邻所述导电层之间的部分介质层顶部上的侧墙层，在相邻导电层侧壁上形成侧墙；去除所述光刻胶层。

6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述光刻胶层暴露出位于相邻导电层之间的侧墙层，且还暴露出导电层部分顶部的侧墙层；其中，回刻蚀所述暴露出的侧墙层，形成所述侧墙。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属层覆盖所述侧墙侧壁，且所述金属层顶部与所述侧墙顶部齐平。

8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述通孔后，所述侧墙覆盖所述介质层露出的所述导电层的整个侧壁；

形成所述金属层的工艺步骤包括：形成填充满所述通孔的金属膜，且所述金属膜覆盖所述导电层顶部及所述侧墙顶部；去除部分厚度的所述金属膜，使剩余所述金属膜顶部与所述导电层顶部齐平，形成所述金属层。

9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述金属膜前，所述形成方法还包括：在所述通孔底部及侧壁、所述侧墙顶部及侧壁形成金属粘合层。

10.如权利要求9所述的半导体结构的形成方法，其特征在于，还包括：去除高于所述金属层顶部的侧墙层以及金属粘合层。

11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述通孔后，所述侧墙顶部低于所述导电层顶部；

形成所述金属层的工艺步骤包括：形成填充满所述通孔的金属膜，且所述金属膜覆盖所述导电层顶部、所述侧墙顶部及高出侧墙顶部的所述导电层侧壁；去除部分厚度所述金属膜及部分厚度所述导电层，使剩余所述金属膜顶部、所述导电层顶部及所述侧墙顶部齐平，形成所述金属层。

12.如权利要求11所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述金属膜。

13.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述金属膜前，所述形成方法还包括：在所述通孔底部和侧壁、以及所述侧墙顶部和侧壁上形成金属粘合层。

14.如权利要求13所述的半导体结构的形成方法，其特征在于，还包括：去除高于所述金属层顶部的侧墙层以及金属粘合层。

15.如权利要求8或11所述的半导体结构的形成方法，其特征在于，形成所述侧墙后，所述导电层顶部具有所述侧墙层；

在去除部分厚度的所述金属膜的步骤中，去除位于所述导电层顶部的所述侧墙层。

16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底上具有多个所述栅极，且相邻栅极共用源漏掺杂区，其中，多个所述栅极中需要进行电连接的栅极为有效栅极；形成的所述通孔暴露出所述有效栅极顶部。

17.一种半导体结构，其特征在于，包括：

基底，所述基底上具有栅极，所述栅极两侧的所述基底内具有源漏掺杂区；

位于所述基底上的介质层，所述介质层覆盖所述栅极的顶部和侧壁；

贯穿所述介质层厚度的导电层，所述导电层位于所述源漏掺杂区表面，且所述导电层顶部高出所述介质层顶部；

位于相邻所述导电层之间的部分介质层顶部上的侧墙，且所述侧墙位于相邻导电层的相对侧壁上；

贯穿相邻导电层之间的所述介质层厚度的金属层，且所述金属层位于所述栅极表面。

18.如权利要求17所述的半导体结构，其特征在于，所述金属层覆盖所述侧墙侧壁，且所述金属层顶部与所述侧墙顶部齐平。

19.如权利要求17所述的半导体结构，其特征在于，所述金属层侧壁及底部具有金属粘合层。

20.如权利要求17所述的半导体结构，其特征在于，所述基底包括多个所述栅极，单个所述源漏掺杂区被相邻所述栅极共用，其中，多个所述栅极中需要进行电连接的栅极为有效栅极；所述金属层位于所述有效栅极表面。