TWI637480B - 在電晶體閘極上方之氣隙及相關方法 - Google Patents

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Abstract

一種半導體裝置可包括：位於裝置層中的電晶體閘極；位於該裝置層上方的互連層；以及延伸穿過該互連層以接觸該電晶體閘極的上表面的氣隙。該氣隙提供機制以降低使用絕緣體上覆半導體基板的應用例如射頻開關的導通電阻及關態電容。

Description

在電晶體閘極上方之氣隙及相關方法
本發明關於半導體裝置，尤其關於位於電晶體閘極上方的氣隙及其形成方法。該氣隙降低例如絕緣體上覆半導體(semiconductor-on-insulator；SOI)基板中的射頻開關等應用中的關態電容(Coff)。
射頻(radio frequency；RF)開關被廣泛用於遠端通訊設備例如智慧手機中，以通過傳輸路徑路由高頻遠端通訊信號。例如，RF開關普遍用於智慧手機中，以允許在不同地形中使用不同的數位無線技術標準。當前的RF開關通常利用絕緣體上覆半導體(SOI)基板製造。典型地，SOI基板使用層式矽-絕緣體-矽基板替代較傳統的矽基板(塊體基板)。基於SOI的裝置與傳統的矽構建裝置的不同之處在於：矽接面(junction)位於電性絕緣體(典型為二氧化矽或(較少見)藍寶石)上方。
在SOI基板中形成RF開關的一個挑戰是控制兩個相互衝突的參數：導通電阻(Ron)，即當功率開啟時該開關的電阻；以及關態電容(Coff)，其表示可能發生於系統 內的串擾或雜訊的量，也就是一個電路上所傳輸的信號對另一個電路造成不良影響的量。當該RF開關開啟時，Ron較佳為盡可能低，以減少功率消耗，且應當最大限度地降低Coff，以降低不想要的耦合雜訊(coupling noise)。在傳統的半導體製程中，降低Ron或Coff導致在另一個參數中產生相反的效果。
本發明的第一態樣關於一種形成半導體裝置的氣隙的方法，該方法包括：形成氣隙遮罩，暴露裝置層上方的互連層的部分，該裝置層在其中包括電晶體閘極；在該電晶體閘極上方利用該氣隙遮罩穿過該互連層蝕刻開口，該開口暴露該互連層的介電質的側壁；移除該氣隙遮罩；凹入該開口中的該互連層的該介電質的該暴露側壁；以及通過沉積氣隙覆蓋層以在該互連層的表面密封該開口，從而在該電晶體閘極上方形成氣隙。
本發明的第二態樣包括一種半導體裝置，該半導體裝置包括：位於裝置層中的電晶體閘極；位於該裝置層上方的互連層；以及延伸穿過該電晶體閘極上方的該互連層的氣隙。
本發明的第三態樣關於一種射頻絕緣體上覆半導體(RFSOI)開關，其包括：位於絕緣體上覆半導體(SOI)基板的絕緣體上覆半導體層中的電晶體閘極；位於該絕緣體上覆半導體層上方的互連層，該互連層包括位於該絕緣體上覆半導體層上方的局部互連層以及位於該局部互連層 上方的第一金屬層；以及延伸穿過該電晶體閘極上方的該互連層的介電質的氣隙。
通過下面有關本發明的實施例的更詳細說明，本發明的上述及其它特徵將變得清楚。
100、200‧‧‧半導體裝置
102‧‧‧裝置層
104‧‧‧互連層
106‧‧‧絕緣體上覆半導體(SOI)基板
108‧‧‧半導體基板
110‧‧‧絕緣體層
112‧‧‧絕緣體上覆半導體(SOI)層
114‧‧‧淺溝槽隔離(STI)
116‧‧‧電晶體
118‧‧‧閘極或電晶體閘極
118A‧‧‧閘極
120‧‧‧本體
122‧‧‧隙壁
124‧‧‧閘極介電質
125‧‧‧矽化物層
126‧‧‧蝕刻停止層
130‧‧‧接觸、局部互連層或局部互連覆蓋層
132‧‧‧第一金屬層或第一金屬覆蓋層
134、136‧‧‧層間介電(ILD)層、介電質或介電層
138‧‧‧覆蓋層
140‧‧‧覆蓋層或第一金屬覆蓋層
142‧‧‧氧化矽層
144‧‧‧蝕刻停止層
150‧‧‧接觸或導電接觸
152‧‧‧線、導線或金屬線
160‧‧‧遮罩或氣隙遮罩
162‧‧‧部分
164‧‧‧開口
166‧‧‧開口或氣隙開口
168‧‧‧上表面
170‧‧‧側壁
174‧‧‧T形
180、182‧‧‧邊
188、288、388‧‧‧氣隙
190‧‧‧覆蓋層或氣隙覆蓋層
192‧‧‧薄層
194‧‧‧過孔
AA‧‧‧寬度或氣隙頂部開口
BB、CC‧‧‧開口寬度
W1‧‧‧第一寬度
W2‧‧‧第二寬度
將通過參照下面的附圖來詳細說明本發明的實施例，該些附圖中類似的附圖標記表示類似的元件，以及其中：第1圖顯示依據本發明的方法的實施例的剖視圖。
第2圖顯示示例電晶體閘極的放大剖視圖。
第3A至3E圖顯示依據本發明的方法的實施例蝕刻開口的剖視圖。
第4圖顯示依據本發明的實施例移除氣隙遮罩的剖視圖。
第5至7圖顯示部分經歷依據本發明的方法的結構的實施例的平面視圖。
第8A至8C圖顯示依據本發明的實施例凹入開口的剖視圖。
第9圖顯示依照第8B圖的實施例的細節的放大剖視圖。
第10圖顯示依據本發明的實施例的方法及半導體裝置例如射頻SOI開關(在其電晶體閘極上方具有氣隙)的剖視圖。
第11及12圖顯示依據本發明的實施例的替代方法及替代半導體裝置(在其電晶體閘極上方具有氣隙)的剖視圖。
應當注意，本發明的附圖並非按比例繪製。該些附圖意圖僅顯示本發明的典型態樣，因此不應當被認為限制本發明的範圍。該些附圖中，類似的附圖標記表示該些附圖之間類似的元件。
本發明關於形成半導體裝置的方法，該半導體裝置包括位於電晶體閘極上方的氣隙以降低該電晶體閘極與用以接觸該電晶體的源極及汲極的相鄰線、接觸及過孔之間的電容。當該電晶體被用於例如絕緣體上覆半導體(SOI)基板或塊體(非SOI)基板中的射頻(RF)開關等應用時，此電容降低可降低該電晶體的關態電容。通過控制本徵場效應電晶體(field effect transistor；FET)電容的主要因素的其中之一：接觸或局部互連層及第一金屬層的有效介電常數，依據本發明的各種實施例使用位於電晶體閘極上方的氣隙提供機制以降低使用該氣隙的任意裝置的關態電容。儘管將會就SOI基板並就RF開關來說明本發明的教導，但將理解，該些實施例可應用於各種替代半導體裝置，例如但不限於低雜訊放大器(low noise amplifier；LNA)以及功率放大器。另外，該些教導可應用於不同的基板，例如塊體(bulk)基板。
請參照第1圖，其顯示依據本發明的實施例 形成半導體裝置的氣隙的方法的第一製程的剖視圖。第1圖顯示形成裝置層102及互連層104以後的半導體裝置100。裝置層102被顯示為包括絕緣體上覆半導體(SOI)基板106，該SOI基板包括半導體基板108，在該半導體基板上方具有絕緣體層110，且在該絕緣體層上方具有絕緣體上覆半導體(SOI)層112。基板108及SOI層112可包括但不限於矽、鍺、矽鍺、碳化矽，以及基本由具有由式AlX1GaX2InX3AsY1PY2NY3SbY4定義的組成的一種或多種III-V族化合物半導體組成的物質，其中，X1、X2、X3、Y1、Y2、Y3及Y4表示相對比例，分別大於或等於0且X1+X2+X3+Y1+Y2+Y3+Y4=1(1是總的相對摩爾量)。其它合適的材料包括具有組成ZnA1CdA2SeB1TeB2的II-VI族化合物半導體，其中，A1、A2、B1及B2是相對比例，分別大於或等於零，且A1+A2+B1+B2=1(1是總的摩爾量)。而且，可應變部分或全部半導體基板108和/或SOI層112。例如，可應變SOI層112。可通過淺溝槽隔離(shallow trench isolation；STI)114將SOI層112分段。絕緣體層110可包括針對希望的應用的任意合適的介電材料，例如氧化矽(SiOx)或(較少見)藍寶石。絕緣體層110和/或STI 114還可包括相同的材料，例如二氧化矽或本文中所述的任意其它的層間介電材料。
裝置層102還包括形成於其中的若干電晶體116。各電晶體116可包括任意當前已知或以後開發的電晶體結構，例如位於SOI層112中的摻雜源/汲區(未標記)， 在其上方及之間具有電晶體閘極118。第2圖顯示示例電晶體閘極118的放大剖視圖。除其它結構以外，各電晶體閘極118可包括由多晶矽或金屬閘極導體構成的本體120(通常統稱為“PC”)，圍繞本體120的間隙壁(spacer)122，位於本體120下方的閘極介電質124，位於本體120上方的矽化物層125(也就是矽-金屬合金)，以及位於矽化物層125及/或間隙壁122上方的蝕刻停止層126。間隙壁122可包括任意當前已知或以後開發的間隙壁材料，例如氮化矽(Si3N4)，且閘極介電質124可包括任意當前已知或以後開發的閘極介電材料，例如矽酸鉿(HfSiO)、氧化鉿(HfO2)、矽酸鋯(ZrSiOx)、氧化鋯(ZrO2)、氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、高k材料或這些材料的任意組合。蝕刻停止層126可包括任意當前已知或以後開發的蝕刻停止材料，例如氮化矽。矽化物層125可包括任意當前已知或以後開發的矽化物材料，例如鈦、鎳、鈷等。如所理解的那樣，各電晶體閘極118可延伸進出或穿過所示頁面。
請參照第1圖，本文中所述的互連層104可包括若干層，包括接觸或局部互連層130(通常被稱為接觸區(contact area；CA)層)以及第一金屬層132。各層130、132可分別包括層間介電(interlayer dielectric；ILD)層134、136。ILD層134、136可包括但不限於：氮化矽(Si3N4)，氧化矽(SiO2)，氟化SiO2(FSG)，氫化氧碳化矽(SiCOH)，多孔SiCOH，硼-磷-矽酸鹽玻璃(BPSG)，倍半矽氧烷(silsesquioxanes)， 包括矽(Si)、碳(C)、氧(O)和/或氫(H)原子的碳(C)摻雜氧化物(也就是有機矽酸鹽)，熱固性聚芳醚，SiLK(可從陶氏化學公司獲得的一種聚芳醚)，可從JSR公司獲得的旋塗含矽碳聚合物材料，其它低介電常數(<3.9)材料，或其層。各層130、132還可在其上表面包括相應覆蓋層138、140。各覆蓋層138、140可包括一個或多個層，例如，氧化矽層142及蝕刻停止層144，該蝕刻停止層由氮化矽(氮化物)、氮碳化矽(SiCN)等形成，如現有技術所已知。如所理解的那樣，還可採用各種其它形式的覆蓋層。另外，要強調，儘管覆蓋層138、140被顯示為相同，但它們可為不同的材料、厚度等。
若干接觸150可延伸穿過接觸或局部互連層130(以下稱為“局部互連層130”)的ILD層134至裝置層102的不同部分。在所示例子中，接觸150延伸至電晶體116的源/汲區。如所理解的那樣，各接觸150可包括導體例如鋁或銅，其位於由釕構成的難熔的金屬襯墊(liner)內；不過，還可採用其它難熔的金屬，例如鉭(Ta)、鈦(Ti)、鎢(W)、銥(Ir)、銠(Rh)以及鉑(Pt)等，或其混合物。典型地，接觸150在半導體裝置100內主要垂直延伸以連接該半導體裝置的層中的導體，也就是在所示頁面上垂直延伸。第一金屬層132可包括位於其中的若干金屬線152。各金屬線152可使用與針對接觸150所列的材料相同的材料。與接觸150相反，金屬線152在半導體裝置100內的層中主要水準或橫向延伸以連接其中的接觸150，也就是延伸出 入或穿過所示頁面。以此方式，第一金屬層132可包括平行於裝置層102中的電晶體閘極118橫向延伸的金屬線152，也就是在垂直上方但平行於電晶體閘極118。如第1圖中所示的半導體裝置100可通過使用任意當前已知或以後開發的半導體製造技術形成，例如材料沉積、光刻圖案化及蝕刻、摻雜等。儘管接觸150及線152在第1圖中被顯示為單鑲嵌級，但它們可通過使用包含難熔的金屬加襯的銅或鎢的雙鑲嵌級形成，如現有技術所已知。
本文中所使用的術語“沉積”可包括適於該材料沉積的任意當前已知或以後開發的技術，包括但不限於：化學氣相沉積(chemical vapor deposition；CVD)、低壓CVD(low-pressure CVD；LPCVD)、電漿增強型CVD(plasma-enhanced CVD；PECVD)、半大氣壓CVD(semi-atmosphere CVD；SACVD)以及高密度電漿CVD(high density plasma CVD；HDPCVD)、快速加熱CVD(rapid thermal CVD；RTCVD)、超高真空CVD(ultra-high vacuum CVD；UHVCVD)、限制反應處理CVD(limited reaction processing CVD；LRPCVD)、金屬有機CVD(metalorganic CVD；MOCVD)、濺鍍沉積、離子束沉積、電子束沉積、鐳射輔助沉積、熱氧化、熱氮化、旋塗方法、物理氣相沉積(physical vapor desposition；PVD)、原子層沉積(atomic layer deposition；ALD)、化學氧化、分子束外延(molecular beam epitaxy；MBE)、電鍍、蒸鍍。
第1圖還顯示形成氣隙遮罩160，其暴露裝置 層102上方的互連層104的一部分162。遮罩160可在例如第一金屬層132鑲嵌平坦化(例如通過化學機械拋光(chemical mechanical polishing；CMP))以後形成，且可包括任意當前已知或以後開發的遮罩材料。以傳統方式圖案化及蝕刻遮罩160，以在其中形成開口164。在一個實施例中，電晶體閘極118寬度為約200納米，氣隙遮罩160中的開口164可具有約0.16微米(μm)至0.24微米的尺寸，尤其0.2微米。這些寬度可隨更大及更小的溝道電晶體的寬度或更大或更小的接觸150及線152的寬度縮放。
第3A至3E圖顯示在電晶體閘極118上方利用氣隙遮罩160穿過互連層104蝕刻開口166。開口166暴露互連層104的介電質134、136的側壁170。蝕刻通常是指自基板(或形成於該基板上的結構)移除材料，且經常通過就位的遮罩執行，從而可從該基板的特定區域選擇性移除材料，而使位於該基板的其它區域中的該材料基本不受影響。通常有兩類蝕刻，(i)濕式蝕刻以及(ii)乾式蝕刻。利用溶劑(例如酸或鹼)執行濕式蝕刻，該溶劑可經選擇以使其能夠選擇性溶解給定材料(例如氧化物)，而使另一種材料(例如多晶矽或氮化物)保持相對完好。選擇性蝕刻給定材料的能力對於許多半導體製程是必不可少的。濕式蝕刻通常會等向性地蝕刻均質材料(例如，氧化物)，但濕式蝕刻也可非等向性地蝕刻單晶材料(例如，矽晶圓)。利用電漿可執行乾式蝕刻。通過調整該電漿的參數，電漿系統可以數種模式操作。普通電漿蝕刻產生不帶電的高能自由 基，其在晶圓的表面反應。由於中性粒子從所有角度攻擊晶圓，因此此製程是等向性的。離子研磨(ion milling)或濺鍍蝕刻(sputter etching)用惰性氣體的高能離子轟擊晶圓，該高能離子大致從一個方向接近晶圓，因此此製程為高度非等向性。反應離子蝕刻(reactive-ion etching；RIE)操作於介於濺鍍與電漿蝕刻之間的條件下，且可被用於產生深而窄的特徵，例如STI溝槽。在第3A至3E圖中，該蝕刻(僅在第3A圖中由箭頭表示)可包括RIE。當提到開口166及/或與其一起形成的任意氣隙時，本文中所使用的“在該電晶體閘極上方”電晶體閘極118是指以任意方式重疊電晶體閘極118。
如第3A至3E圖中所示，開口166可在電晶體閘極118上方延伸至若干不同的深度。關於開口166深度，蝕刻開口166可停止於：開口166遇到或延伸至蝕刻停止層126(第3A圖)；凹入蝕刻停止層126(第3B圖)；移除(延伸超過)蝕刻停止層126，暴露矽化物層125(第3C圖)；暴露本體120(第3D圖)，例如，如果矽化物層125不存在或者已被完全移除；或者不延伸穿過閘極118上方的介電層134，從而不暴露蝕刻停止層126(第3E圖)。相應地，可控制第3A至3E圖的蝕刻，以選擇電晶體閘極118的上表面168的暴露程度。
第4圖顯示移除氣隙遮罩160(出於簡化，僅以第3B圖實施例為例)以後的半導體裝置。氣隙遮罩160(第3A至3E圖)可通過使用任意當前已知或以後開發的 原位或移位阻劑剝離來移除。
第5至7圖顯示在第4圖製程以後(也就是部分經歷依據本發明的方法)的結構的實施例的平面或頂視圖。第5至7圖顯示開口166的示例佈局，以及將由此形成的氣隙188(第10圖)，本文將作說明。第5至7圖的剖面是穿過第4圖中的介電層134而作的。第5至7圖顯示SOI層112(主動區)，其具有閘極118形成於其上方，接觸150自閘極118及SOI層112延伸。顯示金屬線152耦接SOI層112上方的特定接觸150。如圖所示，金屬線152平行於特定的閘極118A延伸。如圖所示，開口166可採用多種形式。在第5圖中，開口166被蝕刻為位於電晶體閘極118上方的橫向長條形開口。也就是說，開口166不是簡單的垂直開口，而是具有長度，例如僅略短於與其平行的電晶體閘極118。在一個實施例中，儘管沒有必要，但開口166的一部分可被蝕刻為橫向設置的T形174，例如在頁面的平面中水準放置的T形。在任何情況下，開口166不暴露接觸150或金屬線152，也就是，介電層134、136(第4圖)的其中一些保留於接觸150及線152與開口166之間。在第6圖中，穿過互連層104的開口166可經設計以使它們鄰近接觸150(或者後續形成的過孔194(第10至12圖))較窄，以降低接觸150與氣隙188(第10圖)相交的可能性。也就是說，開口166橫向鄰近接觸150(或過孔194(第10至12圖))較窄，而橫向在接觸150(或過孔194(第10至12圖))之間較寬，以降低接觸150(或過孔194)被氣隙188暴 露的可能性，該暴露將會使氣隙188被導體填充。因此，氣隙188(第10至12圖)可具有相同的佈局，也就是，如第6圖中所示，橫向鄰近接觸150(或過孔194)具有第一寬度W1且橫向在接觸150(或過孔194)之間具有寬於第一寬度W1的第二寬度W2。可變寬度可發生於局部互連層130及/或第一金屬層132和/或後續層190中(第10至12圖)中。也就是說，氣隙188將具有類似的寬度變化，而不論是否透過局部互連層130、第一金屬層132或後續氣隙覆蓋層190(第10至12圖)看到。在第7圖中，開口166可被蝕刻為許多的、不一定是長條形的、斷開的開口。這裡，第7圖中的開口166的其中一些被設計為不與接觸150(或後續形成的過孔194(第10至12圖))相鄰，以降低接觸150或過孔194與氣隙188(第8A至8C圖)相交的可能性，該相交將會使氣隙188被導體填充。通過在第5至7圖中所示的開口166的不同長度之間選擇，可最終建立氣隙188(第10圖)，其將通過降低互連層104的有效介電常數最大限度地降低半導體裝置200(第10圖)的導通電阻及關態電容，並避免因開口166暴露接觸150、過孔194(第10至12圖)或線152而導致短路。氣隙開口166還可形成有不同的寬度，如第6圖中所示。氣隙開口166的寬度可例如靠近接觸150或過孔194具有降低的寬度，以降低因未對齊而導致氣隙188與該些接觸或過孔相交的可能性。
第8A至8C圖顯示開口166中的互連層104的介電質134、136的暴露側壁170的可選凹入。除其它益 處以外，凹入側壁170用以擴大開口166並因此擴大氣隙188(第10圖)，從而降低互連層104的有效介電常數，而使將要在下一製程步驟中密封的該氣隙頂部開口窄於該氣隙本身。如果將氧化矽膜用於局部互連層130及第一金屬層132且將氮化矽用於覆蓋層138、140，則可使用氫氟酸(hydrofluoric acid；HF)濕式蝕刻進行此凹入(出於簡化目的，僅由第3A圖中的箭頭表示)。HF濃度可在用水10：1至500：1稀釋的範圍內，如現有技術所已知。由於層130及132的介電質蝕刻快於覆蓋層138、140(第1圖)的介電質，因此第9圖顯示開口寬度BB及CC寬於氣隙頂部開口AA。該凹入可包括例如本文中其它地方所述的濕式蝕刻。在一個實施例中，如第8A至8C圖及第9圖中所示，凹入開口166中的互連層104的介電質134、136的暴露側壁170可暴露開口166中的局部互連覆蓋層130及第一金屬覆蓋層132的至少其中之一的邊180、182。如將要說明的那樣，邊182輔助封閉開口166來形成氣隙，例如通過促進開口166夾止的方式。
如第8A至8C圖中所示，此階段的凹入也可用以進一步加深開口166。例如，假定凹入發生於第4圖中的氣隙遮罩移除160之後，而對於介電層134保留於電晶體閘極118上方的第3E圖實施例，如第8A至8C圖中所示的凹入可進一步加深開口166至第3A至3E圖中所示的任意深度。例如，若開口166不延伸穿過介電層134以遇到或接觸蝕刻停止層126，則凹入可將開口166延伸至 那裡(第8A圖，左側)。類似地，凹入可延伸開口166以凹入蝕刻停止層126(第8A圖，右側)或暴露矽化物125(第8B圖，左側)，或暴露本體120(第8B圖，右側)。另外，凹入可進一步延伸開口166進入介電層134中，而不暴露任意閘極118(第8C圖)。以此方式，除第3A至3E圖的蝕刻所提供的控制以外，電晶體閘極118暴露於由開口166所形成的氣隙188(第10圖)的程度可被精確控制。
第10圖顯示通過沉積氣隙覆蓋層190在互連層104的表面密封開口166(第9圖)，從而在電晶體閘極118上方形成氣隙188。如圖所示，氣隙188與電晶體閘極118垂直對齊，不過在所有情況下都不必要完美對齊。氣隙覆蓋層190可包括能夠密封開口166並充當將要形成於其中的第一過孔層(未顯示)的ILD的任意介電材料。在一個實施例中，氣隙覆蓋層190可包括化學氣相沉積(CVD)的介電質。在另一個實施例中，氣隙覆蓋層190可包括電漿增強型化學氣相沉積(PECVD)的矽烷氧化物。可選擇PECVD的矽烷氧化物，因為它具有很差的階梯覆蓋，從而導致較大的氣隙體積。在其它實施例中，氣隙覆蓋層190可包括薄的氮化矽層，其具有ILD氧化物，例如PECVDTEOS(四乙氧基矽烷)基、PVD或類似的氧化物(出於清楚目的，未顯示單獨層)。第一金屬層132的第一金屬覆蓋層140(第1圖)的邊182用以夾止開口166，從而輔助封閉氣隙188。氣隙188不暴露任意接觸150或金屬線152，也就是，圍繞氣隙188的互連層104的介電質134、136覆蓋第 一金屬層132中的任意導線152或局部互連層130中的任意導電接觸150。氣隙188可具有開口166的任意橫向佈局，如第5至7圖中所示。另外，第一金屬層132可包括平行於裝置層102中的電晶體閘極118(見第5至7圖)橫向延伸的金屬線152(第10圖)。如第10圖中所示，氣隙188垂直延伸於金屬線152上方及下方，也就是，第一金屬層132的介電質136下方以及覆蓋層190中的金屬線152上方。尤其，氣隙188延伸於第一金屬層132的上表面上方。另外，如第10圖中所示，氣隙188可僅部分垂直延伸進入氣隙覆蓋層190中，以使層190可充當第一過孔層ILD，氣隙188對其干擾極小。通過使用任意傳統的或以後開發的技術，在氣隙覆蓋層190中可形成至另一個金屬層(未顯示)的過孔194。僅如第10圖的右側所示，氣隙覆蓋層190的薄層192可選擇性覆蓋開口116中的電晶體閘極118，從而提供對電晶體閘極118暴露於氣隙188的程度的額外控制。氣隙覆蓋層190密封開口166，而不論該開口自第5至7圖所採取的橫向佈局，例如長條形的或非長條形較小的開口、T形或變化的寬度(第6圖)。如本文中所述，可控制開口166的橫向形成(關於第5至7圖所述)，以避免後續形成的過孔194暴露該開口，從而防止過孔194導體進入氣隙188。
第11及12圖中顯示替代氣隙實施例。第11圖顯示氣隙288，其具有較淺的蝕刻深度(第3A至3E圖)，以避免接觸電晶體閘極118。第12圖顯示氣隙388，其減 輕或消除了第8A至8C圖中所示的凹入蝕刻。與第11圖中所示的結構相比，此結構具有更小的氣隙388，但避免將局部互連層130及第一金屬層132的介電質暴露於蝕刻劑。
請參照第10至12圖，還顯示依據本發明的實施例的半導體裝置200。在一個實施例中，半導體裝置200可包括位於裝置層102中的電晶體閘極118。電晶體閘極118可包括本體120、位於本體120上方的矽化物層125，以及位於矽化物層125上方的蝕刻停止層126。電晶體116可採取任意當前已知或以後開發的互補金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)場效應電晶體(field effect transistor；FET)。半導體裝置200還可包括位於裝置層102上方的互連層104。互連層104可包括一個或多個互連層，例如，局部互連層130及第一金屬層132。半導體裝置200還包括延伸穿過電晶體閘極118上方的互連層104的氣隙188。如所述的那樣，電晶體閘極118(也就是其上表面168)暴露的程度及/或閘極118的哪部分暴露於氣隙188可通過蝕刻、凹入及覆蓋製程式控制制。如所理解的那樣，氣隙188可通過所提供的開口166的任意實施例形成。也就是說，氣隙188可遇到或延伸至蝕刻停止層126(第10圖的左側)；延伸進入蝕刻停止層126中(見第3B、4及8A圖，右側)，而不暴露矽化物層125；移除蝕刻停止層126(及可能間隙壁122的部分)，暴露矽化物層125(第3C圖，第8B圖的左側)；如果矽化物層125 不存在或者已被完全移除，暴露本體120的一部分(第3D圖，第8B圖的右側)；或者，如果已在開口166中沉積覆蓋層190的薄層192(第10圖的右側)或者開口166不延伸穿過介電層134(第3E、8C及11圖，延伸至覆蓋層190的薄層192或者電晶體閘極118上方的介電層134。因此，在電晶體閘極118上方，氣隙可接觸介電質，例如介電層134或覆蓋層190的薄層192，接觸蝕刻停止層126(完全或凹入)，接觸矽化物層125或接觸電晶體閘極118的本體120。在任何情況下，圍繞氣隙188的互連層104的介電質134、136覆蓋任意導體，例如第一金屬層132中的任意導線152或局部互連層130中的任意導電接觸150。局部互連覆蓋層138及第一金屬覆蓋層140的至少其中之一的邊180和/或182可延伸進入氣隙188中。如第9圖中所示，第一金屬覆蓋層140在該氣隙(第9圖中設置開口166處)中可具有寬度AA，其小於第一金屬覆蓋層140下方的第一金屬層132的介電質136中的該氣隙(第9圖中設置開口166處)的寬度BB。如此，第一金屬覆蓋層140的邊182用以夾止介電質190，從而允許較少量的介電質190來密封開口166。
可凹入電晶體閘極118的蝕刻停止層126的至少其中部分(第4至8圖)。在一個實施例中，氣隙188可具有大於約3比1的高-寬比，例如4比1。在一個實施例中，氣隙188可具有約1至2微米的寬度，以及約8至10微米的高度。如第5圖中所示，氣隙188可為橫向長條 形或T形-類似用來形成該氣隙的開口166。
應意識到，半導體裝置200可用以形成各種裝置，例如射頻絕緣體上覆半導體(RFSOI)開關，低幅值放大器、功率放大器等。通過控制本徵FET電容的主要因素的其中之一：局部互連層130及第一金屬層132的有效介電常數，使用依據本發明的各種實施例的位於電晶體閘極118上方的氣隙188、288或388提供機制以降低使用該氣隙的任意裝置的關態電容及導通電阻。在一個例子中，通過使用氣隙188、288或388使互連層104的有效介電常數從約4降至2，觀察到約15%與60%之間的關態電容降低。
如上所述的方法用於積體電路晶片的製造中。製造者可以原始晶圓形式(也就是說，作為具有多個未封裝晶片的單個晶圓)、作為裸晶片，或者以封裝形式分配所得的積體電路晶片。在後一種情況中，該晶片設於單晶片封裝件中(例如塑膠承載件，其具有附著至主機板或其它更高層次承載件的引腳)或者多晶片封裝件中(例如陶瓷承載件，其具有單面或雙面互連或嵌埋互連)。在任何情況下，接著將該晶片與其它晶片、分立電路元件和/或其它信號處理裝置集成，作為(a)中間產品例如主機板的部分，或者作為(b)最終產品的部分。該最終產品可為包括積體電路晶片的任意產品，關於範圍從玩具及其它低端應用直至具有顯示器、鍵盤或其它輸入裝置以及中央處理器的先進電腦產品。
本文中所使用的術語僅是出於說明特定實施 例的目的，並非意圖限制本發明。除非上下文中另外明確指出，否則本文中所使用的單數形式“一個”以及“該”也意圖包括複數形式。另外，應當理解，術語“包括”用於本說明書中時表明所述特徵、整體、步驟、操作、元件和/或組件的存在，但不排除存在或添加一個或多個其它特徵、整體、步驟、操作、元件、組件，和/或其群組。“可選的”或“可選地”是指後續所述事件或情況可能發生或者可能不發生，且該說明包括事件發生的情況以及其不發生的情況。
這裡在說明書及權利要求書各處所使用的近似語言可用以修飾任意量化表達，可允許該量化表達變動而不會導致與其相關的基本功能的改變。因此，由一個或多個術語例如“約”及“大體上”修飾的值不限於所指定的精確值。在至少一些情況下，該近似語言可對應用以測量值的儀器的精度。在這裡以及說明書及權利要求書各處，範圍限制可組合和/或互換，此類範圍被識別並包括包含於其中的所有子範圍，除非上下文或語言另外指出。應用於一範圍的特定值的“約”適用於兩個值，且除非依賴於測量該值的儀器的精度，否則可表示所述值的+/-10%。
下面的權利要求中的所有方式或步驟加功能元素的相應結構、材料、動作及等同意圖包括結合具體請求保護的其它請求保護的元素執行該功能的任意結構、材料或動作。本發明的說明用於示例及說明目的，而非意圖詳盡無遺或限於所揭露形式的揭露。許多修改及變更將對 於本領域的普通技術人員顯而易見，而不背離本發明的範圍及精神。實施例經選擇及說明以最佳解釋本發明的原理及實際應用，並使本領域的普通技術人員能夠理解本發明針對不同的實施例具有適合所考慮的特定應用的不同變更。

Claims (20)

  1. 一種半導體裝置，包括：電晶體閘極，位於裝置層中；互連層，位於該裝置層上方，其中，該互連層包括位於該裝置層上方的局部互連層以及位於該局部互連層上方的第一金屬層；以及氣隙，延伸穿過該電晶體閘極上方的該互連層。
  2. 如申請專利範圍第1項所述的半導體裝置，其中，圍繞該氣隙的該互連層的介電質覆蓋該第一金屬層中的任意導線或該局部互連層中的任意導電過孔。
  3. 如申請專利範圍第2項所述的半導體裝置，其中，該第一金屬層包括位於其上表面的第一金屬覆蓋層，以及其中，該第一金屬覆蓋層中的該氣隙的寬度小於該第一金屬覆蓋層下方的該第一金屬層的介電質中的該氣隙的寬度。
  4. 如申請專利範圍第2項所述的半導體裝置，其中，該局部互連層包括位於其上表面的局部互連覆蓋層，且該第一金屬層包括位於其上表面的第一金屬覆蓋層，以及該局部互連覆蓋層及該第一金屬覆蓋層的至少其中之一的邊延伸進入該氣隙中。
  5. 如申請專利範圍第2項所述的半導體裝置，其中，該第一金屬層包括橫向平行於該裝置層中的該電晶體閘極延伸的金屬線，以及其中，該氣隙垂直延伸於該金屬線上方及下方。
  6. 如申請專利範圍第1項所述的半導體裝置，其中，該氣隙僅部分垂直延伸進入該第一金屬層上方的氣隙覆蓋層中。
  7. 如申請專利範圍第6項所述的半導體裝置，其中，該氣隙覆蓋層包括化學氣相沉積(CVD)的介電質。
  8. 如申請專利範圍第7項所述的半導體裝置，其中，該化學氣相沉積的介電質包括電漿增強型化學氣相沉積(PECVD)的氧化矽。
  9. 如申請專利範圍第1項所述的半導體裝置，其中，該電晶體閘極包括本體、位於該本體上方的矽化物層以及位於該矽化物層上方的蝕刻停止層。
  10. 如申請專利範圍第9項所述的半導體裝置，其中，該氣隙接觸該蝕刻停止層。
  11. 如申請專利範圍第9項所述的半導體裝置，其中，該氣隙接觸該矽化物層。
  12. 如申請專利範圍第9項所述的半導體裝置，其中，該氣隙接觸該電晶體閘極的該本體。
  13. 如申請專利範圍第1項所述的半導體裝置，其中，該氣隙包括多個氣隙，各氣隙延伸穿過該互連層以接觸該電晶體閘極的上表面。
  14. 如申請專利範圍第1項所述的半導體裝置，其中，該氣隙為橫向長條形。
  15. 如申請專利範圍第1項所述的半導體裝置，其中，該氣隙包括呈橫向設置的T形的部分。
  16. 如申請專利範圍第1項所述的半導體裝置，其中，該氣隙橫向鄰近接觸或過孔具有第一寬度且橫向在接觸或過孔之間具有寬於該第一寬度的第二寬度。
  17. 一種射頻絕緣體上覆半導體(RFSOI)開關，包括：電晶體閘極，位於絕緣體上覆半導體(SOI)基板的絕緣體上覆半導體層中；互連層，位於該絕緣體上覆半導體層上方，該互連層包括位於該絕緣體上覆半導體層上方的局部互連層以及位於該局部互連層上方的第一金屬層；以及氣隙，延伸穿過該電晶體閘極上方的該互連層的介電質。
  18. 如申請專利範圍第17項所述的射頻絕緣體上覆半導體開關，其中，該電晶體閘極包括本體、位於該本體上方的矽化物層以及位於該矽化物層上方的蝕刻停止層，以及其中，該氣隙接觸該電晶體閘極的該蝕刻停止層、該矽化物層及該本體的其中之一。
  19. 如申請專利範圍第17項所述的射頻絕緣體上覆半導體開關，其中，該氣隙橫向鄰近接觸或過孔具有第一寬度且橫向在接觸或過孔之間具有寬於該第一寬度的第二寬度。
  20. 如申請專利範圍第17項所述的射頻絕緣體上覆半導體開關，其中，該氣隙僅部分垂直延伸進入該第一金屬層上方的氣隙覆蓋層中。
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