CN114914221A - 包括层叠的半导体芯片的半导体封装件 - Google Patents

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Abstract

本申请涉及包括层叠的半导体芯片的半导体封装件。一种半导体封装件包括：第一半导体芯片层叠物，其包括在垂直方向上层叠的多个第一半导体芯片；桥式晶片层叠物，其被设置为在水平方向上与第一半导体芯片层叠物间隔开，并且包括在垂直方向上层叠的多个桥式晶片，其中，桥式晶片分别包括贯通电极，并且在垂直方向上对齐的贯通电极通过桥式晶片之间的连接电极彼此连接；重分配层，其设置在第一半导体芯片层叠物和桥式晶片层叠物上方；第二半导体芯片，其设置在重分配层上方，并且被配置为通过在垂直方向上对齐的贯通电极、连接电极和重分配层来接收电压；以及电压调节器，其被配置为调节电压。

Description

包括层叠的半导体芯片的半导体封装件
技术领域
本专利文档涉及一种半导体封装件，更具体地，涉及其中多个半导体芯片沿垂直方向层叠的半导体封装件。
背景技术
电子产品在其尺寸越来越小的同时需要多功能和大量的数据处理。因此，越来越需要提高在这种电子产品中使用的半导体装置的集成度。
然而，由于半导体集成技术的限制，仅用单个半导体芯片难以满足所需的功能，并且因此，已经制造出其中嵌入有多个半导体芯片的半导体封装件。
发明内容
在一个实施方式中，一种半导体封装件可以包括：第一半导体芯片层叠物，该第一半导体芯片层叠物包括在垂直方向上层叠的多个第一半导体芯片；桥式晶片层叠物，该桥式晶片层叠物被设置为在水平方向上与第一半导体芯片层叠物间隔开，并且包括在垂直方向上层叠的多个桥式晶片，其中，桥式晶片分别包括贯通电极，并且在垂直方向上对齐的贯通电极通过桥式晶片之间的连接电极彼此连接；重分配层，该重分配层被设置在第一半导体芯片层叠物和桥式晶片层叠物上方；第二半导体芯片，该第二半导体芯片被设置在重分配层上方，并且被配置为通过在垂直方向上对齐的贯通电极、连接电极和重分配层来接收电压；以及电压调节器，该电压调节器被配置为调节电压。
在另一实施方式中，一种半导体封装件可以包括：第一半导体芯片层叠物，该第一半导体芯片层叠物包括在垂直方向上层叠的多个第一半导体芯片；桥式晶片层叠物，该桥式晶片层叠物被设置为在水平方向上与第一半导体芯片层叠物间隔开，并且包括在垂直方向上层叠的多个桥式晶片；重分配层，该重分配层设置在第一半导体芯片层叠物和桥式晶片层叠物上方；第二半导体芯片，该第二半导体芯片设置在重分配层上方，并且被配置为通过桥式晶片层叠物和重分配层来接收电压；以及电压调节器，该电压调节器被配置为调节电压，并且包含：被包括在桥式晶片中的至少一个中的开关、二极管和电容器；被包括在重分配层中的电感器；以及被包括在第二半导体芯片中的控制器。
附图说明
图1是示意性地示出根据本公开的一个实施方式的包括存储器系统的数据处理系统的示例的图。
图2是示出根据本公开的一个实施方式的半导体封装件的截面图。
图3A是示出根据本公开的一个实施方式的电压调节器的图。
图3B和图3C是示出图3A的电压调节器的操作的图。
图3D是示出在开关的接通/断开状态下流过电感器的电流的图。
图4是根据本公开的另一实施方式的半导体封装件的示意性框图。
图5是示出根据本公开的另一实施方式的半导体封装件的图。
图6是示出图5的电感器的示例的立体图。
图7是示出图5的电容器的示例的截面图。
图8呈现例示了采用包括根据一个实施方式的半导体封装件的存储卡的电子系统的框图。
图9呈现例示了包括根据一个实施方式的半导体封装件的另一电子系统的框图。
具体实施方式
在下文中，将参照附图详细描述本公开的各个实施方式。
附图不一定按比例绘制。在一些情况下，附图中至少一些结构的比例可能已经被夸大，以便于清楚地示出所描述的实施方式的特定特征。在附图或描述中以多层结构呈现具有两层或更多层的特定示例时，这些层的相对定位关系或如图所示的布置这些层的顺序反映了所描述或示出的示例的特定实施方式，并且不同的相对定位关系或布置这些层的顺序是可能的。另外，多层结构的所描述或示出的示例可能未反映该特定多层结构中存在的所有层(例如，在两个示出的层之间可以存在一个或更多个附加层)。作为具体示例，当所描述或示出的多层结构中的第一层被称为在第二层“上”或“上方”或在基板上“上”或“上方”时，第一层可以直接形成在第二层或基板上，但是也可以表示在第一层与第二层或基板之间可以存在一个或更多个其它中间层的结构。将理解的是，尽管在这里可以使用术语第一、第二、第三等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开，而不用于仅定义元件本身或意指特定顺序。
图1是示意性地示出根据本公开的实施方式的包括存储器系统的数据处理系统的示例的图。
参照图1，数据处理系统100可以包括主机110和存储器系统120。
主机110可以包括诸如移动电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视机、投影仪等的各种有线和/或无线电子装置。另外，主机110可以包括至少一个操作系统(OS)。该操作系统可以整体上管理和控制主机110的功能和操作，并且可以响应于使用数据处理系统100或存储器系统120的用户的请求而执行。
存储器系统120可以响应于来自主机110的请求而执行各种操作。具体地，存储器系统120可以存储由主机110访问的数据。也就是说，存储器系统120可以用作主机110的主存储器装置或辅存储器装置。
存储器系统120可以包括存储数据的存储器装置140和控制存储器装置140的操作的逻辑装置130。
存储器装置140可以存储由主机110访问的数据，并且可以包括诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)之类的易失性存储器、诸如NAND闪存、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)或铁电随机存取存储器(FRAM)之类的非易失性存储器、或者其组合。
逻辑装置130可以响应于来自主机110的请求而控制存储器装置140。作为示例，逻辑装置130可以将从存储器装置140读取的数据提供给主机110，或者可以将从主机110提供的数据存储在存储器装置140中。逻辑装置130可以包括中央处理单元(CPU)、控制器、专用集成电路(ASIC)、应用处理器(AP)等。尽管未示出，但是逻辑装置130可以包括其操作所需的各种单元，诸如用于与主机110和存储器装置140进行接口连接的接口单元、控制存储器系统120的整体操作的处理器、接收并管理逻辑装置130所需的电力的电力管理单元等。
此外，为了使逻辑装置130执行诸如从主机110接收命令或向主机110传送数据的操作，可能需要逻辑装置130和主机110之间的信号传输路径。该信号传输路径由箭头①指示。
另外，为了使逻辑装置130在处理器的控制下访问存储器装置140并执行读取操作/写入操作/擦除操作，可能需要逻辑装置130与存储器装置140之间的信号传输路径。该信号传输路径由箭头②指示。
另外，为了使逻辑装置130进行操作，可以需要电力。该电力可以包括逻辑装置130所需的各种电平的电源电压或接地电压。因此，可能需要逻辑装置130与供应电力的外部装置(未示出)之间的电力供应路径。该电力供应路径由箭头③指示。
另外，为了使存储器装置140进行操作，可以需要电力。该电力可以包括存储器装置140所需的各种电平的电源电压或接地电压。因此，可能需要存储器装置140和提供电力的外部装置(未示出)之间的电力供应路径。该电力供应路径由箭头④指示。
在上述数据处理系统100中，存储器装置140可以被实现为一个或更多个存储器芯片，并且逻辑装置130可以被实现为一个或更多个逻辑芯片。此外，包括存储器装置140和逻辑装置130的存储器系统120可以被实现在一个封装件中。也就是说，存储器系统120可以被实现为其中存储器芯片和逻辑芯片被集成在一个封装件中的系统级封装(SIP)。稍后将参照图2对此进行描述。
图2是示出根据本公开的实施方式的半导体封装件的截面图。
参照图2，本实施方式的半导体封装件可以包括第一重分配层210、第一半导体芯片层叠物220、桥式晶片层叠物230、第二重分配层240、模制层250、第一外部连接电极260、第二半导体芯片270和第二外部连接电极280。
第一重分配层210可以包括用于布置第一半导体芯片层叠物220和桥式晶片层叠物230的一个表面210A以及在与所述一个表面210A相对定位的同时用于布置第一外部连接电极260的另一表面210B。第一重分配层210可以用于第一半导体芯片层叠物220和桥式晶片层叠物230与第一外部连接电极260之间的电连接，并且可以具有针对其的布线结构。在该图中，第一重分配层210的布线结构由线示意性地示出。
此外，代替本实施方式的第一重分配层210，可以使用在支撑第一半导体芯片层叠物220和桥式晶片层叠物230的同时具有用于与第一外部连接电极260电连接的布线结构的各种结构，例如，诸如印刷电路板(PCB)之类的基板。
第一半导体芯片层叠物220可以设置在第一重分配层210的一个表面210A上方。第一半导体芯片层叠物220可以包括在垂直方向上层叠的多个第一半导体芯片220-1、220-2、220-3和220-4、以及在其间将第一半导体芯片220-1、220-2、220-3和220-4连接的第一连接电极226。在本实施方式中，层叠有四个第一半导体芯片220-1、220-2、220-3和220-4，但是本公开不限于此，并且可以对在垂直方向上层叠的第一半导体芯片的数量进行各种修改。
多个第一半导体芯片220-1、220-2、220-3和220-4中的每一个可以包括第一主体部分222和第一贯通电极224。
第一主体部分222可以具有面对第二重分配层240的一个表面222A和通过与所述一个表面222A相对定位而面对第一重分配层210的另一表面222B。另外，尽管未示出，但是第一主体部分222可以包括诸如硅主体之类的半导体主体和形成在半导体主体中并实现各种集成电路的布线部分。布线部分可以与第一主体部分222的所述一个表面222A相邻设置，或者可以与第一主体部分222的另一表面222B相邻设置。可以根据第一半导体芯片220-1、220-2、220-3和220-4的类型来不同地实现布线部分。例如，当第一半导体芯片220-1、220-2、220-3和220-4是存储器芯片时，布线部分可以包括具有多个存储器单元的存储器单元阵列。第一半导体芯片220-1、220-2、220-3和220-4可以包括诸如DRAM(动态随机存取存储器)或SRAM(静态RAM)之类的易失性存储器或诸如NAND闪存、RRAM(电阻RAM)、PRAM(相变RAM)、MRAM(磁阻RAM)或FRAM(铁电RAM)之类的非易失性存储器。第一半导体芯片层叠物220可以基本上与上述图1的存储器装置140相对应。
第一贯通电极224可以在垂直方向上延伸以穿过第一主体部分222，并且可以具有柱形状。第一贯通电极224可以电连接到第一主体部分222的布线部分。在多个第一半导体芯片220-1、220-2、220-3和220-4中的每一个中，可以在水平方向上布置多个第一贯通电极224。当第一主体部分222包括硅主体时，第一贯通电极224可以包括TSV(硅通孔)。第一贯通电极224可以包括诸如铜(Cu)、锡(Sn)、银(Ag)、钨(W)、镍(Ni)、钌(Ru)或钴(Co)之类的金属或该金属的化合物。
第一连接电极226可以插置在多个第一半导体芯片220-1、220-2、220-3和220-4之间，以将在垂直方向上对齐的第一贯通电极224彼此电连接。在该图中，在垂直方向上，第一贯通电极224的一端可以被暴露而位于与第一主体部分222的一个表面222A基本相同的高度处，并且第一贯通电极224的另一端可以被暴露而位于与第一主体部分222的另一表面222B基本相同的高度处，并且因此，第一连接电极226中的一个可以直接接触位于其下方的第一贯通电极224的一端，并且可以直接接触位于其上的第一贯通电极224的另一端。然而，本公开不限于此，并且第一连接电极226可以通过与第一主体部分222的一个表面222A或另一表面222B相邻形成的布线部分电连接到第一贯通电极224。在水平方向上，第一连接电极226的布置可以与第一贯通电极224的布置基本相同。在本实施方式中，第一连接电极226被示出为具有柱形状，但是本公开不限于此，并且第一连接电极226可以具有诸如柱形状、球形状或其组合的各种形状。另外，第一连接电极226可以包括各种金属材料、焊接材料或其组合。
如上所述的第一连接电极226可以进一步形成在第一重分配层210与最下面的第一半导体芯片220-1之间，和/或第二重分配层240与最上面的第一半导体芯片220-4之间。
因此，通过第一贯通电极224和第一连接电极226，能够进行多个第一半导体芯片220-1、220-2、220-3和220-4之间的电连接、第一重分配层210和第一半导体芯片层叠物220之间的电连接以及第一半导体芯片层叠物220和第二重分配层240之间的电连接。
桥式晶片层叠物230可以设置在第一重分配层210的一个表面210A上，以在水平方向上与第一半导体芯片层叠物220间隔开。在本实施方式中，三个桥式晶片层叠物230和两个第一半导体芯片层叠物220交替地布置为在水平方向上彼此间隔开，但是本公开不限于此，并且可以对本实施方式的半导体封装件中所包括的桥式晶片层叠物230和第一半导体芯片层叠物220的数量和布置进行各种修改。
桥式晶片层叠物230可以包括在垂直方向上层叠的多个桥式晶片230-1、230-2和230-3以及将它们彼此连接的第二连接电极236。在本实施方式中，示出了层叠有三个桥式晶片230-1、230-2和230-3的情况，但是本公开不限于此，并且可以对在垂直方向上层叠的桥式晶片的数量进行各种修改。此外，包括在桥式晶片层叠物230中的桥式晶片的数量可以与包括在第一半导体芯片层叠物220中的第一半导体芯片的数量无关。如本实施方式中那样，当桥式晶片230-1、230-2和230-3中的一个的厚度大于第一半导体芯片220-1、220-2、220-3和220-4中的一个的厚度时，桥式晶片的数量可以小于第一半导体芯片的数量。然而，桥式晶片层叠物230在垂直方向上的厚度可以与第一半导体芯片层叠物220的厚度基本相同(参见厚度T1)。
多个桥式晶片230-1、230-2和230-3中的每一个可以包括第二主体部分232和第二贯通电极234。
第二主体部分232可以具有面对第二重分配层240的一个表面232A和通过与所述一个表面232A相对定位而面对第一重分配层210的另一表面232B。另外，尽管未示出，但是第二主体部分232可以包括诸如硅主体之类的半导体主体和形成在半导体主体中并实现各种集成电路的布线部分。布线部分可以与第二主体部分232的一个表面232A相邻设置，或者可以与第二主体部分232的另一个表面232B相邻设置。如稍后将描述的，多个桥式晶片230-1、230-2和230-3可以包括电压调节器的组件中的一些组件。例如，桥式晶片230-1、230-2和230-3可以包括实现电压调节器所必需的开关、二极管、电容器等。稍后将对此进行描述。
第二贯通电极234可以在垂直方向上延伸以穿过第二主体部分232，并且可以具有柱形状。第二贯通电极234可以电连接到第二主体部分232中的布线部分。在多个桥式晶片230-1、230-2和230-3中的每一个中，可以在水平方向上布置多个第二贯通电极234。当第二主体部分232包括硅主体时，第二贯通电极234可以包括TSV。第二贯通电极234可以包括诸如铜(Cu)、锡(Sn)、银(Ag)、钨(W)、镍(Ni)、钌(Ru)、钴(Co)等的金属或该金属的化合物。
第二连接电极236可以插置在多个桥式晶片230-1、230-2和230-3之间，以将在垂直方向上对齐的第二贯通电极234彼此电连接。在本实施方式中，在垂直方向上，第二贯通电极234的一端可以被暴露而位于与第二主体部分232的一个表面232A基本相同的高度处，并且第二贯通电极234的另一端可以被暴露而位于与第二主体部分232的另一表面232B基本相同的高度处，并且因此，第二连接电极236中的一个可以直接接触位于其下方的第二贯通电极234的一端，并且可以直接接触位于其上的第二贯通电极234的另一端。然而，本公开不限于此，并且第二连接电极236可以通过与第二主体部分232的一个表面232A或另一表面232B相邻形成的布线部分电连接到第二贯通电极234。在水平方向上，第二连接电极236的布置可以与第二贯通电极234的布置基本相同。在本实施方式中，第二连接电极236被示出为具有柱形状，但是本公开不限于此，并且第二连接电极236可以具有诸如柱形状、球形状或其组合的各种形状。另外，第二连接电极236可以包括各种金属材料、焊接材料或其组合。
如上所述的第二连接电极236可以进一步形成在第一重分配层210与最下面的桥式晶片230-1之间，和/或第二重分配层240与最上面的桥式晶片230-3之间。
因此，通过第二贯通电极234和第二连接电极236，能够进行多个桥式晶片230-1、230-2和230-3之间的电连接、第一重分配层210与桥式晶片层叠物230之间的电连接以及桥式晶片层叠物230与第二重分配层240之间的电连接。
第二重分配层240可以设置在第一半导体芯片层叠物220和桥式晶片层叠物230上方。第二重分配层240可以包括用于布置连接到第二半导体芯片270的第二外部连接电极280的一个表面240A以及通过与所述一个表面240A相对定位而面对第一半导体芯片层叠物220和桥式晶片层叠物230的另一表面240B。第二重分配层240可以用于第一半导体芯片层叠物220和桥式晶片层叠物230与第二外部连接电极280之间的电连接，并且可以具有针对其的布线结构。在该图中，第二重分配层240的布线结构由线示意性地示出。此外，第二重分配层240可以包括用于实现电压调节器的其它组件，例如，电感器。稍后将对此进行描述。
模制层250可以形成在第一重分配层210和第二重分配层240之间以围绕第一半导体芯片层叠物220和桥式晶片层叠物230的侧表面以将它们模制。模制层250可以包括诸如EMC(环氧模塑料)之类的模制材料。在本实施方式中，模制层250可以填充多个第一半导体芯片220-1、220-2、220-3和220-4之间、最下面的第一半导体芯片220-1与第一重分配层210之间、最上面的第一半导体芯片220-4与第二重分配层240之间、多个桥式晶片230-1、230-2和230-3之间、最下面的桥式晶片230-1与第一重分配层210之间以及最上面的桥式晶片230-3与第二重分配层240之间的空间。因此，模制层250可以形成为围绕位于这些空间中的第一连接电极226和第二连接电极236的侧表面。然而，本公开不限于此，并且这些空间可以用与模制层250不同的其它填充材料(未示出)填充。
第一外部连接电极260可以电连接到第一重分配层210，并且可以用于将本实施方式的半导体封装件电连接到外部组件(参照虚线矩形)。在本实施方式中，第一外部连接电极260被示出为具有球形状，但是本公开不限于此，并且第一外部连接电极260可以具有诸如柱形状、球形状或其组合的各种形状。
第二半导体芯片270可以设置在第二重分配层240的一个表面240A上方。第二半导体芯片270可以被设置为使得其一个表面270A面对第二重分配层240的一个表面240A。当第一半导体芯片220-1、220-2、220-3和220-4是存储器芯片时，第二半导体芯片270可以包括用于控制存储器芯片的逻辑电路。也就是说，第二半导体芯片270可以基本上与上述图1的逻辑装置130相对应。此外，第二半导体芯片270可以包括用于实现电压调节器的其它组件，例如，用于对电压调节器的开关进行接通/断开控制的控制器。多个桥式晶片230-1、230-2和230-3、第二重分配层240和第二半导体芯片270的组件可以形成电压调节器。稍后将对此进行描述。
第二外部连接电极280可以插置在第二半导体芯片270和第二重分配层240之间以将它们电连接。在本实施方式中，第二外部连接电极280被示出为具有球形状，但是本公开不限于此，并且第二外部连接电极280可以具有诸如柱形状、球形状或其组合的各种形状。另外，第二外部连接电极280可以包括各种金属材料、焊接材料或其组合。
第二半导体芯片270与第二重分配层240之间的空间可以填充有诸如底部填充物之类的填充材料285。填充材料285可以围绕第二外部连接电极280的侧表面。
因此，可以实现其中将用作存储器装置的第一半导体芯片层叠物220和用作逻辑装置的第二半导体芯片270集成到一个封装件中的SIP。
下面将描述本实施方式的半导体封装件中的信号传输路径和电力供应路径。
首先，如虚线①’所指示的，外部信号在第二半导体芯片270和半导体封装件的外部组件(参照虚线矩形)之间的传输可以通过用于发送外部信号的第一外部连接电极260、第一重分配层210、在垂直方向上交替布置的第二连接电极236和第二贯通电极234的层叠结构、第二重分配层240和第二外部连接电极280来执行。当第二半导体芯片270与上述图1的逻辑装置130相对应时，由虚线①’指示的这种信号传输路径可以与图1的信号传输路径①相对应。
接下来，如虚线②’所指示的，内部信号在第二半导体芯片270和第一半导体芯片层叠物220之间的传输可以通过在垂直方向上交替布置的用于发送内部信号的第一贯通电极224和第一连接电极226的层叠结构、第二重分配层240和第二外部连接电极280来执行。当第二半导体芯片270和第一半导体芯片层叠物220分别与图1的逻辑装置130和存储器装置140相对应时，由虚线②’指示的这种信号传输路径可以与图1的信号传输路径②相对应。
接下来，如虚线③’所指示的，从外部组件(参照虚线矩形)到第二半导体芯片270的电力供应可以通过用于提供第二半导体芯片270所需的电力的第一外部连接电极260、第一重分配层210、在垂直方向上交替布置的第二连接电极236和第二贯通电极234的层叠结构、第二重分配层240以及第二外部连接电极280来执行。当第二半导体芯片270与上述图1的逻辑装置130相对应时，如虚线③’所示的这种电力供应路径可以与图1的电力供应路径③相对应。
接下来，如虚线④’所指示的，从外部组件(参照虚线)到第一半导体芯片层叠物220的电力供应可以通过用于提供第一半导体芯片层叠物220所需的电力的第一外部连接电极260、第一重分配层210、在垂直方向上交替布置的第一连接电极226和第一贯通电极224的层叠结构、第二重分配层240以及第二外部连接电极280来执行。当第一半导体芯片层叠物220与上述图1的存储器装置140相对应时，由虚线④’指示的这种电力供应路径可以与图1的电力供应路径④相对应。
根据上述半导体封装件，可以实现以下效果。
当第二半导体芯片270是逻辑芯片时，它包括消耗大量电力的逻辑电路，并且因此，它可以具有高发热特性。但是，当第二半导体芯片270如本实施方式中那样设置在半导体封装件的最上部时，所产生的热可以容易地向上散发。因此，可以解决这种发热问题。当逻辑装置130是逻辑芯片时，它包括消耗大量电力的逻辑电路，并且因此，它可以具有高发热特性。然而，当逻辑装置130被设置在半导体封装件的最上部时，例如，当第二半导体芯片270为逻辑装置130时，所产生的热可以容易地向上散发。因此，可以解决这种发热问题。
然而，当第二半导体芯片270被设置在半导体封装件的最上部时，从外部组件到第二半导体芯片270的电力供应路径(参照图2中的③’)的长度可能增大，从而导致了电力供应变得困难的问题。为了解决该问题，可以增大从外部组件输入的电压的幅度，但是当第二半导体芯片270(例如，逻辑芯片)所需的电压的幅度小于输入电压时，可能需要降低输入电压的电压调节器。在本实施方式中，通过使用桥式晶片层叠物230和第二重分配层240来实现电压调节器，可以在保持半导体封装件的面积或者不显著增大半导体封装件的面积的同时平稳地执行到第二半导体芯片270的电力供应。稍后将对此进行描述。当逻辑装置130是例如第二半导体芯片270并且被设置在半导体封装件的最上部时，从外部组件到第二半导体芯片270的电力供应路径(参照图2中的③’)的长度可能增大，从而导致了电力供应变得困难的问题。为了解决该问题，可以增大从外部组件输入的电压的幅度，但是当逻辑装置130(例如，逻辑芯片)所需的电压的幅度小于输入电压时，可能需要降低输入电压的电压调节器。在本实施方式中，通过使用桥式晶片层叠物230和第二重分配层240来实现电压调节器，可以在保持半导体封装件的面积或者在不显著增大半导体封装件的面积的同时平稳地执行到第二半导体芯片270(例如，逻辑装置130)的电力供应。稍后将对此进行描述。
此外，在本实施方式中，通过相对地增加桥式晶片层叠物230的第二贯通电极234的宽度W2，可以降低到第二半导体芯片270的电力供应路径的电阻，并且可以防止由于高电流流动而导致电力供应路径切断的熔合现象。也就是说，可以更平稳地执行到第二半导体芯片270的电力供应。作为示例，第二贯通电极234的宽度W2可以大于第一贯通电极224的宽度W1。
在上述的半导体封装件中，已经描述了第二半导体芯片270是逻辑芯片或例如逻辑装置130并且第一半导体芯片220-1、220-2、220-3和220-4是存储器芯片的情况，但是本公开不限于此。当与第一半导体芯片220-1、220-2、220-3和220-4相比，第二半导体芯片270在平面图中具有更大的面积并且在操作期间消耗更多的电力和/或产生更多的热时，可以应用本实施方式。
此外，下面将参照图3A至图3D描述电压调节器的配置和操作，并且下面将参照图4至图7描述在本实施方式的半导体封装件中如何实现该电压调节器。
图3A是示出根据本公开的一个实施方式的电压调节器的图。图3B和图3C是示出图3A的电压调节器的操作的图。具体地，图3B示出了当图3A的开关接通时的电流流动路径(参照图3B的粗箭头)，并且图3C示出了当图3A的开关断开时的电流流动路径(参照图3C的粗箭头)。图3D是示出在开关的接通/断开状态下流过电感器的电流的图。
参照图3A，本实施方式的电压调节器可以包括开关、控制器、二极管D、电感器L和电容器C。
控制器可以连接到开关的控制端子以控制开关的接通/断开。开关可以是三端装置，该三端装置具有连接到输入电压Vin的输入端子、连接到电感器L的输出端子以及控制端子。例如，开关可以包括晶体管。电感器L可以具有连接到开关的输入端子和连接到输出电压Vout的输出端子。二极管D可以具有连接在开关和电感器L之间的输出端子以及连接在地GND和输出电压Vout之间的输入端子。电容器C可以具有分别连接在电感器L和输出电压Vout之间以及地GND和输出电压Vout之间的两端。
参照图3B，当开关接通时，输入电压Vin可以连接到电感器L。此时，因为反向电流被施加到二极管D，所以二极管D可以处于截止状态。因此，由于输入电压Vin和输出电压Vout之间的差，导致流过电感器L的电流可以增大。这被示出在图3D的接通Ton区段中。
在开关接通的状态下，流过电感器L的电流可以流向电容器C和负载两者，并且因此，电容器C可以被充电。
参照图3C，当开关断开时，可以去除施加到电感器L的输入电压Vin。即使这样，电感器L的电流也可能不会立即改变。这是因为在开关断开的状态下，正向电流被施加到二极管D以使二极管D导通，因此，流经负载和二极管D的电流流回到电感器L。另外，在开关断开的状态下，电容器C可以向负载放电，从而增加了流过负载的电流的总量。结果，流过电感器L的电流可以逐渐减小。这也被很好地示出在图3D的断开Toff区段中。
在这样的电压调节器中，通过适当地调节开关的接通/断开时间和/或接通/断开时段，以尽可能地减小在接通Ton区段中流过电感器L的电流的峰值与在截止Toff区段中流过电感器L的电流的峰值之间的差，可以适当地调节输出电压Vout的幅度。具体地，可以获得与输入电压Vin相比减小了预定程度的输出电压Vout。如本文所使用的关于参数的术语“预定”(诸如预定程度、预定深度、预定角度、预定电压等)意指在过程或算法中使用该参数之前确定该参数的值。针对某些实施方式，在过程或算法开始之前确定该参数的值。在其它实施方式中，在过程或算法期间但在过程或算法中使用该参数之前确定该参数的值。
图4是根据本公开的另一实施方式的半导体封装件的示意性框图。图4示意性地示出了在图2的半导体封装件中，具体地，在图2的桥式晶片层叠物、第二重分配层和第二半导体芯片中如何实现图3A的电压调节器。为了便于描述，在图4中仅示出了图2的半导体封装件的与桥式晶片层叠物、第二重分配层和第二半导体芯片相对应的部分。
参照图4，本实施方式的半导体封装件可以包括在垂直方向上依次层叠的桥式晶片层叠物430、第二重分配层440和第二半导体芯片470。在这种情况下，桥式晶片层叠物430可以包括在垂直方向上层叠的多个桥式晶片430-1、430-2和430-3。在本实施方式中，示出了层叠有三个桥式晶片430-1、430-2和430-3的情况，但是本公开不限于此，并且可以对在垂直方向上层叠的桥式晶片的数量进行各种修改。
在这种情况下，电压调节器可以包括形成在桥式晶片层叠物430中的开关432、二极管434和电容器436、形成在第二重分配层440中的电感器442以及形成在第二半导体芯片470中的控制器472。
控制器472可以电连接到开关432的控制端子以控制开关432的接通/断开。控制器472和开关432之间的电连接路径越短，控制器472控制开关432的速度就越快。为此，开关432可以形成在桥式晶片层叠物430的最靠近第二半导体芯片470的最上面的桥式晶片430-3中。然而，本公开不限于此，并且开关432可以形成在多个桥式晶片430-1、430-2和430-3中的一个中。
控制器472与开关432的控制端子之间的电气路径由箭头
Figure BDA0003231165720000131
指示。尽管未示出，但是该电气路径
Figure BDA0003231165720000132
可以通过第二半导体芯片470和第二重分配层440之间的连接电极、第二重分配层440中的布线结构、最上面的桥式晶片430-3与第二重分配层440之间的连接电极、以及最上面的桥式晶片430-3中的布线结构来实现。
开关432的输入端子可以连接到外部组件(未示出)以接收电力，即，输入电压Vin。开关432的输入端子与外部组件之间的电气路径由箭头
Figure BDA0003231165720000133
指示。尽管未示出，但是电气路径
Figure BDA0003231165720000134
可以通过连接多个桥式晶片430-1、430-2和430-3的连接电极和贯通电极的层叠结构来实现。
开关432的输出端子可以连接到电感器442以传输提供给开关432的电压。开关432的输出端子与电感器442之间的电气路径由箭头
Figure BDA0003231165720000135
指示。尽管未示出，但是该电气路径
Figure BDA0003231165720000136
可以通过最上面的桥式晶片430-3中的布线结构、第二重分配层440与最上面的桥式晶片430-3之间的连接电极、第二重分配层440中的布线结构来实现。
二极管434可以在形成有开关432的同一桥式晶片中与开关432一起形成。例如，二极管434可以形成在最上面的桥式晶片430-3中。这是因为开关432和二极管434所占的面积较小，从而有助于在一个桥式晶片中形成开关432和二极管434，并且缩短了开关432和二极管434之间的电气路径。
二极管434的输出端子可以连接到电气路径
Figure BDA0003231165720000141
也就是说，二极管434的输出端子可以连接在开关432的输出端子与电感器442的输入端子之间。连接到二极管434的输出端子的电气路径由箭头
Figure BDA0003231165720000142
指示。尽管未示出，但是该电气路径
Figure BDA0003231165720000143
可以通过最上面的桥式晶片430-3中的布线结构来实现。二极管434的输入端子可以电连接到地。
电感器442可以形成在第二重分配层440中。这是因为与开关432、二极管434、电容器436等相比，电感器442所占的面积相对较大。如上所述，电感器442的输入端子可以通过电气路径
Figure BDA0003231165720000144
连接到开关432的输出端子。电感器442的输出端子可以连接到第二半导体芯片470，因此，可以将通过电压调节器调节的电力(即，输出电压Vout)提供给第二半导体芯片470。电感器442的输出端子与第二半导体芯片470之间的电气路径由箭头
Figure BDA0003231165720000145
指示。尽管未示出，但是电气路径
Figure BDA0003231165720000146
可以通过第二重分配层440中的布线结构以及第二重分配层440与第二半导体芯片470之间的连接电极来实现。
电容器436可以形成在桥式晶片层叠物430的除了最上面的桥式晶片430-3之外的其余桥式晶片430-1和430-2中。电容器436不形成在最上面的桥式晶片430-3中的原因可以是通过确保用于形成电容器436的足够的面积来增加电容器436的电容。如果电容器436形成在其中形成有开关432和二极管434的最上面的桥式晶片430-3中，则电容器436的形成面积可能不足。另外，在除了最上面的桥式晶片430-3之外的其余桥式晶片430-1和430-2的所有桥式晶片中形成电容器436的原因可以是为了进一步增加电容器436的电容。然而，本公开不限于此。在另一实施方式中，电容器436可以形成在最上面的桥式晶片430-3中。另选地，电容器436可以形成在其余桥式晶片430-1和430-2中的一个中。
电容器436的一端可以连接到第二半导体芯片470(即，输出电压Vout)。连接到电容器436的一端的电气路径由箭头
Figure BDA0003231165720000147
指示。尽管未显示，但该电气路径
Figure BDA0003231165720000148
可以通过连接多个桥式晶片430-1、430-2和430-3的连接电极和贯通电极的层叠结构、最上面的桥式晶片430-3与第二重分配层440之间的连接电极、第二重分配层440的布线结构、以及第二重分配层440与第二半导体芯片470之间的连接电极来实现。电容器436的另一端可以电连接到地。
因此，可以在本实施方式的半导体封装件中实现图3A中描述的电压调节器。
图5是示出根据本公开的另一实施方式的半导体封装件的更详细的图。在上述图4中，以方框和线简要地示出了电压调节器的组件及其之间的电连接。另一方面，在图5中，示出了具体实现电压调节器的组件及其之间的电连接的示例。
参照图5，本实施方式的半导体封装件可以包括在垂直方向上依次层叠的桥式晶片层叠物530、第二重分配层540和第二半导体芯片570。桥式晶片层叠物530、第二重分配层540和第二半导体芯片570可以分别基本上与图4的桥式晶片层叠物430、第二重分配层440和第二半导体芯片470相对应。
桥式晶片层叠物530可以包括在垂直方向上层叠的多个桥式晶片530-1、530-2和530-3以及将它们彼此连接的第二连接电极536。多个桥式晶片530-1、530-2和530-3中的每一个可以包括第二主体部分532和第二贯通电极534。
第二主体部分532可以具有一个表面532A和另一表面532B。第二主体部分532可以包括半导体主体532S和设置在半导体主体532S上方的布线部分532W。布线部分532W可以被设置为与第二主体部分532的一个表面532A相邻。除了将在后面描述的晶体管TR、二极管D和电容器C之外，布线部分532W中的布线结构通过线示意性地示出。
第二贯通电极534可以形成为贯穿半导体主体532S。第二贯通电极534的一端可以连接到布线部分532W，并且可以通过布线部分532W电连接到位于第二贯通电极534上方的第二连接电极536。另一方面，第二贯通电极534的另一端可以直接接触位于第二贯通电极534下方的第二连接电极536。
在沿垂直方向彼此对齐的同时彼此电连接的第二贯通电极534和第二连接电极536可以执行相同的功能。在本实施方式中，位于最左侧的第二贯通电极534和第二连接电极536的层叠结构可以连接到输入电压Vin，位于最右侧的第二贯通电极534和第二连接电极536的层叠结构可以连接到地GND，并且在其之间的第二贯通电极534和第二连接电极536的层叠结构可以连接到输出电压Vout。
第二重分配层540可以设置在桥式晶片层叠物530上方，并且可以通过设置在最上面的桥式晶片530-3与第二重分配层540之间的第二连接电极536电连接到桥式晶片层叠物530。除了稍后将描述的电感器L之外，第二重分配层540中的布线结构由线示意性地示出。
第二半导体芯片570可以设置在第二重分配层540上方，并且可以通过设置在第二重分配层540与第二半导体芯片570之间的第二外部连接电极580电连接到第二重分配层540。除了稍后将描述的控制器572之外，第二半导体芯片570的详细配置被省略。
这里，与电压调节器的开关相对应的晶体管TR可以形成在多个桥式晶片530-1、530-2和530-3中的一个中。例如，晶体管TR可以形成在最上面的桥式晶片530-3中。更具体地，晶体管TR可以包括形成在半导体主体532S上方的栅极G以及在栅极G的两侧处形成在半导体主体532S中的结区域J。栅极G可以与开关的控制端子相对应，并且两个结区域J可以分别与开关的输入端子和输出端子相对应。
栅极G可以是布线部分532W的布线结构的一部分。栅极G可以通过布线部分532W的布线结构、第二连接电极536、第二重分配层540的布线结构以及第二外部连接电极580连接到控制器572。因此，控制器572可以通过将预定电压施加到栅极G来控制晶体管TR的导通/截止。
在两个结区域J当中，与晶体管TR的输入端子相对应的结区域J(例如，左侧的结区域J)可以通过与其连接的布线部分532W的布线结构连接到与输入电压Vin连接的第二贯通电极534和第二连接电极536的层叠结构。
在两个结区域J当中，与晶体管TR的输出端子相对应的结区域J(例如，右侧的结区域J)可以通过与其连接的布线部分532W的布线结构、第二连接电极536以及第二重分配层540的布线结构连接到电感器L的输入端子。
二极管D可以通过形成在半导体主体532S中并具有不同导电类型的两个结区域实现。两个结区域之一(例如，N型结区域)可以与二极管D的输出端子相对应，并且可以通过与其连接的布线部分532W的布线结构连接到与晶体管TR的输出端子相对应的结区域J与第二连接电极536之间的布线结构。两个结区域中的另一个(例如，P型结区域)可以与二极管D的输入端子相对应，并且可以通过与其连接的布线部分532W的布线结构连接到与地GND连接的第二贯通电极534和第二连接电极536的层叠结构。
电感器L可以形成在第二重分配层540中。如上所述，电感器L的输入端子可以通过与其连接的布线结构、第二连接电极536以及最上面的桥式晶片530-3的布线部分532W的布线结构连接到与晶体管TR的输出端子相对应的结区域J，例如，右侧的结区域J。电感器L的输出端子可以通过与其连接的布线结构和第二外部连接电极580连接到第二半导体芯片570，以将输出电压Vout提供到第二半导体芯片570。此外，电感器L的输出端子可以连接到第二贯通电极534和第二连接电极536的层叠结构。也就是说，可以存在连接到输出电压Vout的第二贯通电极534和第二连接电极536的层叠结构。例如，在图6中示出了电感器L的特定形状，但是电感器L的形状不限于图6中所示出的形状。
图6是示出了图5的电感器的示例的立体图。
参照图6，电感器L可以包括导线610和导电通孔620。导线610可以包括在垂直方向上位于不同层的第一导线610-1和第二导线610-2。
多条第一导线610-1可以彼此平行布置，并且多条第二导线610-2可以在彼此平行地布置的同时以预定角度与多条第一导线610-1交叉。多条第一导线610-1之一的一个端部可以与对应的第二导线610-2的一个端部交叠，并且可以通过导电通孔620与其连接。多条第一导线610-1之一的另一端部可以与和所述对应的第二导线610-2相邻的另一第二导线610-2的一个端部交叠，并且可以通过导电通孔620与其连接。因此，多条第一导线610-1和多条第二导线610-2可以以链形状彼此连接。
电感器L的两个端部E1和E2可以被定位为从第一导线610-1和/或第二导线610-2延伸。电感器L的两个端部E1和E2可以连接到上述图5的第二重分配层540的布线结构。
尽管未示出，但是形成电感器L的导线610和导电通孔620可以利用绝缘材料模制。此外，可以在第一导线610-1和第二导线610-2之间插置与绝缘材料相比具有高磁导率的材料。
返回参照图5，电容器C可以形成在桥式晶片层叠物530的除了最上面的桥式晶片530-3之外的其余桥式晶片530-1和530-2中的每一个中。电容器C的一端可以通过与其连接的布线部分532W的布线结构连接到与输出电压Vout连接的第二贯通电极534和第二连接电极536的层叠结构。电容器C的另一端可以通过与其连接的布线部分532W的布线结构连接至与地GND连接的第二贯通电极534和第二连接电极536的层叠结构。例如，在图7中示出了电容器C的特定形状，但是电容器C的形状不限于图7中所示出的形状。
图7是示出了图5的电容器的示例的截面图。
参照图7，电容器C可以包括第一电极710、第二电极730以及插置在第一电极710和第二电极730之间的介电层720。具体地，电容器C可以与其中第一电极710、第二电极730和介电层720沿着形成在半导体主体532S中的沟槽701而形成的沟槽型电容器相对应。
更具体地，设置在半导体主体532S上方的布线部分532W可以包括第一绝缘层I1、第二绝缘层I2和第三绝缘层I3。沟槽701可以在第一绝缘层I1和半导体主体532S中形成为预定深度。沟槽701可以在水平方向上位于连接至输出电压Vout的第二贯通电极534与连接至地GND的第二贯通电极534之间。可以形成一个或更多个沟槽701。
第一电极710可以具有不完全填充沟槽701的薄的厚度，并且可以沿着沟槽701的表面和第一绝缘层Il的上表面共形地形成。第一电极710可以连接到与地GND连接的第二贯通电极534的一端。
介电层720可以具有不完全填充其中形成有第一电极710的沟槽701的薄的厚度，并且可以形成在第一电极710上方以位于多个沟槽701中的每一个的内部。
第二电极730可以形成为在完全填充其中形成有第一电极710和介电层720的沟槽701的其余空间的同时贯穿第二绝缘层I2并延伸到第二绝缘层I2的上表面上。第二电极730可以连接到与输出电压Vout连接的第二贯通电极534的一端。
在本实施方式中，示出了沟槽型电容器，但是本公开不限于此，并且可以实现其中介电层插置在两个电极之间的各种形状的电容器。
返回参照图5，结果，可以在本实施方式的半导体封装件中实现包括晶体管TR、二极管D、电容器C、电感器L和控制器572的电压调节器。
根据上述半导体封装件，可以在不增大桥式晶片530-1、530-2和530-3的面积或第二重分配层540的面积的情况下实现电压调节器。结果，可以向第二半导体芯片570平稳地供应电力。
根据本公开的以上实施方式，可以提供一种能够在满足高性能/高容量需求的同时提高散热特性并供应稳定电压的半导体封装件。
图8呈现例示了包括采用根据实施方式的半导体封装件中的至少一个的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810和存储器控制器7820。存储器7810和存储器控制器7820可以存储数据或读出所存储的数据。存储器7810和存储器控制器7820中的至少一个可以包括根据所描述的实施方式的半导体封装件中的至少一个。
存储器7810可以包括应用本公开的实施方式的技术的非易失性存储器装置。存储器控制器7820可以控制存储器7810，以使得响应于来自主机7830的读取/写入请求而读出所存储的数据或存储数据。
图9呈现例示了包括根据所描述的实施方式的半导体封装件中的至少一个的电子系统8710的框图。电子系统8710可以包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可以通过提供数据移动所通过的路径的总线8715彼此联接。
在一个实施方式中，控制器8711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同功能的逻辑装置。控制器8711或存储器8713可以包括根据本公开的实施方式的半导体封装件中的一个或更多个。输入/输出装置8712可以包括从小键盘、键盘、显示器装置、触摸屏等当中选择的至少一种。存储器8713是用于存储数据的装置。存储器8713可以存储将由控制器8711执行的数据和/或命令等。
存储器8713可以包括诸如DRAM之类的易失性存储器装置和/或诸如闪存之类的非易失性存储器装置。例如，可以将闪存安装到诸如移动终端或台式计算机之类的信息处理系统。闪存可以构成固态磁盘(SSD)。在这种情况下，电子系统8710可以在闪存系统中稳定地存储大量数据。
电子系统8710还可以包括配置为向通信网络发送数据和从通信网络接收数据的接口8714。接口8714可以是有线类型或无线类型。例如，接口8714可以包括天线或者有线或无线收发器。
电子系统8710可以被实现为执行各种功能的移动系统、个人计算机、工业计算机或逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统以及信息发送/接收系统中的任何一种。
如果电子系统8710代表能够执行无线通信的设备，则电子系统8710可以用在使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强型时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的技术的通信系统中。
尽管出于说明目的已经描述了各种实施方式，但是对于本领域技术人员来说将显而易见的是，在不脱离如所附权利要求所限定的本教导的精神和范围的情况下，可以进行各种改变和修改。
相关申请的交叉引用
本申请要求于2021年2月8日提交的韩国专利申请No.10-2021-0017839的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体封装件，该半导体封装件包括：
第一半导体芯片层叠物，所述第一半导体芯片层叠物包括在垂直方向上层叠的多个第一半导体芯片；
桥式晶片层叠物，所述桥式晶片层叠物被设置为在水平方向上与所述第一半导体芯片层叠物间隔开，并且包括在所述垂直方向上层叠的多个桥式晶片，其中，所述多个桥式晶片分别包括贯通电极，并且在所述垂直方向上对齐的所述贯通电极通过所述多个桥式晶片之间的连接电极彼此连接；
重分配层，所述重分配层被设置在所述第一半导体芯片层叠物和所述桥式晶片层叠物上方；
第二半导体芯片，所述第二半导体芯片被设置在所述重分配层上方，并且通过在所述垂直方向上对齐的所述贯通电极、所述连接电极和所述重分配层来接收电压；以及
电压调节器，所述电压调节器调节所述电压，其中，所述电压调节器包括：
开关，所述开关被包括在所述多个桥式晶片中的至少一个中；
二极管，所述二极管被包括在所述多个桥式晶片中的至少一个中；
电容器，所述电容器被包括在所述多个桥式晶片中的至少一个中；
电感器，所述电感器被包括在所述重分配层中；以及
控制器，所述控制器被包括在所述第二半导体芯片中。
2.根据权利要求1所述的半导体封装件，其中，所述多个桥式晶片中的每一个包括半导体主体和设置在所述半导体主体上方的布线部分，并且
其中，所述贯通电极穿过所述半导体主体并且电连接到所述布线部分。
3.根据权利要求2所述的半导体封装件，其中，所述开关包括晶体管，所述晶体管包括形成在所述半导体主体上方的栅极和在所述栅极的两侧处形成在所述半导体主体中的结区域。
4.根据权利要求3所述的半导体封装件，其中，所述栅极通过所述布线部分和所述重分配层连接到所述控制器，
其中，所述栅极的两侧中的一侧处的结区域通过布线部分连接到所述贯通电极的一端，所述贯通电极设置在其中形成有所述开关的所述桥式晶片中并且连接到输入电压，并且
其中，所述栅极的两侧中的另一侧处的结区域通过所述布线部分和所述重分配层连接到所述电感器。
5.根据权利要求3所述的半导体封装件，其中，所述二极管包括在其中形成有所述开关的所述桥式晶片的所述半导体主体中形成的结区域，并且所述结区域具有不同的导电类型。
6.根据权利要求5所述的半导体封装件，其中，所述二极管的所述结区域中的一个通过所述布线部分连接在所述栅极的两侧中的另一侧处的所述结区域与所述电感器之间，并且
其中，所述二极管的所述结区域中的另一个通过所述布线部分连接到所述贯通电极的一端，所述贯通电极设置在其中形成有所述开关的所述桥式晶片中并且连接到地。
7.根据权利要求2所述的半导体封装件，其中，所述电容器包括第一电极、第二电极以及所述第一电极和所述第二电极之间的介电层，
其中，所述第一电极连接到设置在其中形成有所述电容器的所述桥式晶片中并且连接到输出电压的所述贯通电极，并且
其中，所述第二电极连接到设置在其中形成有所述电容器的所述桥式晶片中并且连接到地的所述贯通电极。
8.根据权利要求7所述的半导体封装件，其中，所述第一电极、所述第二电极和所述介电层沿着形成在所述半导体主体中的沟槽形成。
9.根据权利要求1所述的半导体封装件，其中，所述电感器包括：
多条第一导线，所述多条第一导线彼此平行；
多条第二导线，所述多条第二导线设置在所述第一导线上方并且在彼此平行地布置的同时与所述第一导线交叉；以及
导电通孔，所述导电通孔在所述第一导线和所述第二导线之间的交叠区域中连接所述第一导线和所述第二导线，并且
其中，所述第一导线的两个端部分别与一条第二导线的一个端部和与所述一条第二导线相邻的另一第二导线的另一端部交叠。
10.根据权利要求1所述的半导体封装件，其中，所述贯通电极包括连接到输入电压的第一贯通电极、连接到输出电压的第二贯通电极以及连接到地的第三贯通电极，并且
其中，在所述水平方向上，所述第二贯通电极设置在所述第一贯通电极和所述第三贯通电极之间。
11.根据权利要求1所述的半导体封装件，其中，所述开关和所述二极管形成在所述多个桥式晶片当中的第一桥式晶片中，并且
其中，所述电容器形成在所述多个桥式晶片当中的除了所述第一桥式晶片之外的其余桥式晶片中的一个或更多个中。
12.根据权利要求11所述的半导体封装件，其中，所述其余桥式晶片包括两个或更多个桥式晶片，并且
其中，所述电容器形成在所述两个或更多个桥式晶片中的每一个中。
13.根据权利要求11所述的半导体封装件，其中，所述第一桥式晶片位于所述其余桥式晶片上方。
14.根据权利要求1所述的半导体封装件，其中，所述第一半导体芯片包括存储器芯片，并且
其中，所述第二半导体芯片包括逻辑芯片。
15.一种半导体封装件，该半导体封装件包括：
第一半导体芯片层叠物，所述第一半导体芯片层叠物包括在垂直方向上层叠的多个第一半导体芯片；
桥式晶片层叠物，所述桥式晶片层叠物被设置为在水平方向上与所述第一半导体芯片层叠物间隔开，并且包括在所述垂直方向上层叠的多个桥式晶片；
重分配层，所述重分配层设置在所述第一半导体芯片层叠物和所述桥式晶片层叠物上方；
第二半导体芯片，所述第二半导体芯片设置在所述重分配层上方，并且通过所述桥式晶片层叠物和所述重分配层来接收电压；以及
电压调节器，所述电压调节器调节所述电压，其中，所述电压调节器包括：
开关，所述开关被包括在所述多个桥式晶片中的至少一个中；
二极管，所述二极管被包括在所述多个桥式晶片中的至少一个中；
电容器，所述电容器被包括在所述多个桥式晶片中的至少一个中；
电感器，所述电感器被包括在所述重分配层中；以及
控制器，所述控制器形成在所述第二半导体芯片中。
16.根据权利要求15所述的半导体封装件，其中，所述开关的控制端子、输入端子和输出端子分别连接到所述控制器、输入电压和所述电感器的输入端子，
其中，所述电感器的输出端子连接到所述第二半导体芯片，
其中，所述二极管的输入端子连接到地，并且所述二极管的输出端子连接在所述开关的所述输出端子与所述电感器的所述输入端子之间，并且
其中，所述电容器的一端和另一端分别连接到所述第二半导体芯片和地。
17.根据权利要求15所述的半导体封装件，其中，所述开关和所述二极管形成在所述多个桥式晶片当中的第一桥式晶片中，并且
其中，所述电容器形成在所述多个桥式晶片当中的除了所述第一桥式晶片之外的其余桥式晶片中的一个或更多个中。
18.根据权利要求17所述的半导体封装件，其中，所述其余桥式晶片包括两个或更多个桥式晶片，并且
其中，所述电容器形成在所述两个或更多个桥式晶片中的每一个中。
19.根据权利要求17所述的半导体封装件，其中，所述第一桥式晶片位于所述其余桥式晶片上方。
20.根据权利要求15所述的半导体封装件，其中，所述第一半导体芯片包括存储器芯片，并且
其中，所述第二半导体芯片包括逻辑芯片。
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