KR101511410B1 - 측면­탑재 제어기 및 그것의 제조 방법 - Google Patents

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Abstract

전자 장치에서의 사용을 위해, 다이들의 수직 스택 및 측면-탑재 회로망을 갖는 다이 패키지, 및 그것을 제조하기 위한 방법들이 개시된다. NVM 패키지의 부피를 감소시키기 위해, 측면-탑재 회로망은 스택의 상단 표면 또는 부근과 대조적으로 스택의 수직 표면에 탑재된다.

Description

측면­탑재 제어기 및 그것의 제조 방법{SIDE-MOUNTED CONTROLLER AND METHODS FOR MAKING THE SAME}
본 발명은 측면­탑재 제어기 및 그것의 제조 방법에 관한 것이다.
NAND 플래시 메모리 및 다른 유형의 비휘발성 메모리들("NVM들")은 대용량 저장을 위해 흔하게 이용된다. 예를 들어, 휴대용 미디어 플레이어와 같은 소비자 전자장치들은 종종 음악, 비디오 및 기타 미디어를 저장하기 위해 플래시 메모리를 포함한다.
플래시 메모리는 실리콘 다이의 형태로 존재하며, 일부 구현들에서는 하나보다 많은 다이가 사용될 수 있다. 복수 다이 구현들은 훨씬 더 큰 저장 용량을 제공하지만, 또한 추가의 리얼-에스테이트, 및 버스들, 제어 회로망 및 전력 회로망과 같은 관련 지원 전자장치들을 요구할 수 있다. 또한, 제어 회로망은 복수의 다이의 스택의 최상단에, 또는 다이들에 인접한 인쇄 회로 보드 상에 배치될 수 있으며, 이들은 둘 다 시스템의 전체적인 공간 요구조건을 증가시킬 수 있다.
다이들의 수직 스택 및 측면-탑재 회로망을 갖는 다이 패키지, 및 그것을 제조하기 위한 방법들이 개시된다. NVM 패키지의 높이를 감소시키기 위해, 측면-탑재 회로망은 스택의 상단 표면과는 대조적으로, 스택의 수직 표면과 같은 측면 영역에 탑재된다.
본 발명의 상기 및 기타 양태들 및 이점들은 전체에 걸쳐서 유사한 참조 기호들이 유사한 부분들을 참조하는 첨부 도면들과 함께 이하의 상세한 설명을 고찰해보면 더 분명해질 것이다.
도 1은 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 패키지의 예시적인 사시도를 나타낸 것이다.
도 2a-d는 본 발명의 다양한 실시예들에 따른 다양한 비휘발성 메모리 패키지들의 예시적인 단면도를 나타낸 것이다.
도 3a-f는 본 발명의 다양한 실시예들에 따른 적층된 다이 패키지들의 예시적인 도면들을 나타낸 것이다.
도 4는 본 발명의 다양한 실시예들에 따른 NVM 패키지의 예시적인 측면도를 나타낸 것이다.
도 5a 및 5b는 본 발명의 다양한 실시예들에 따른 NVM 패키지의 예시적인 측면도들을 나타낸 것이다.
도 6a-b는 본 발명의 다양한 실시예들에 따른 다이 패키지의 예시적인 도면들을 나타낸 것이다.
도 7a 및 7b는 본 발명의 다양한 실시예들에 따른 NVM 패키지의 예시적인 측면 및 상면도를 나타낸 것이다.
도 8은 본 발명의 다양한 실시예들에 따른 측면-탑재 제어 회로망을 갖는 NVM 패키지를 제조하기 위한 예시적인 프로세스의 흐름도를 나타낸 것이다.
도 9는 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 패키지를 이용한 시스템의 단순화된 블록도를 나타낸 것이다.
다이들의 수직 스택 및 측면-탑재 제어 회로망을 갖는 다이 패키지 및 그것의 제조 방법이 제공된다. 다이들의 적층은 스택의 상단 및 하단 표면에 수직하고/하거나 비스듬한 수직 표면들(또는 벽들)을 야기할 수 있다. 이러한 수직 표면들은 다양한 측면-탑재 회로망이 그 위에 탑재될 수 있는 리얼-에스테이트의 역할을 한다. 여기에서 정의되는 바와 같이, 수직 표면은 수직 스택의 임의의 면일 수 있으며, 수직 표면은 상단 및 하단 표면에 수직할 수 있고, 또는 상단 및 하단 표면에 대하여 수직하지 않을 수 있다. 본 발명의 실시예들에 따르면, 측면-탑재 회로망은 수직 표면들 중 하나 이상의 표면의 일부분에 탑재될 수 있다. 회로망을 측면 탑재하는 것은 NVM 패키지의 높이 및 풋프린트를 감소시킬 수 있다. 그러한 감소들은 전자 장치들의 감소된 부피를 필요로 하는 동시에 동일한 또는 증가된 저장 용량을 제공하는 설계 기준에 유리하게 기여할 수 있다.
이제 도 1을 보면, 실시예에 따라 구성된 NVM 패키지(100)의 예시적인 사시도가 도시되어 있다. NVM 패키지(100)는 NVM 다이들(102)의 수직 스택 및 측면-탑재 회로망(104)을 포함할 수 있다. 측면-탑재 회로망(104)은 수직 표면들(106a-d) 중 하나의 수직 표면의 일부분 상에 탑재될 수 있다. 도 1에 도시된 바와 같이, 예를 들어 회로망(104)은 수직 표면(106a) 상에 탑재된다. 다른 실시예들에서, 회로망은 수직 표면들(106a-d) 중 둘 이상의 수직 표면 상에 탑재될 수 있다.
NVM 다이들(102)의 각 다이는 형상에 있어서 실질적으로 직사각형(예를 들어, 직사각형 또는 정사각형)일 수 있으며, 따라서 길이, 폭, 상단 표면, 하단 표면, 측면 표면들 및 모서리들을 가질 수 있다. 단 4개의 다이만이 도 1에 도시되어 있지만, 본 기술분야에 숙련된 자들은 임의의 적합한 개수의 NVM 다이들(102)이 수직 스택(예를 들어, 8개 또는 16개의 NVM 다이)을 형성하도록 적층될 수 있음을 알 것이다. 수직 표면들(106a-d)은 각각의 다이(102)의 측면 표면들의 집합체(aggregation)에 의해 형성된다. 따라서, 스택 내의 다이들(102)의 개수가 증가함에 따라, 수직 표면들(106a-d)의 면적이 대응하여 증가한다. 수직 표면들(106a-d)은 NVM 패키지(100)의 상단 표면(107) 및 하단 표면(108)으로부터 구별된다.
다이들(102)은 부동 게이트 또는 전하 포획 기술에 기초하는 NAND 플래시 메모리(예를 들어, 다이들(102) 각각은 NAND 플래시 다이일 수 있음), NOR 플래시 메모리, EPROM, EEPROM, FRAM(Ferroelectric RAM) 또는 MRAM(magnetoresistive RAM)일 수 있음)을 포함할 수 있다. 다이들(102)은 "미가공(raw)" NAND일 수 있으며, 그러한 것으로서, 데이터를 저장하기 위한 단독-레벨 셀들(single-level cells, "SLCs") 및/또는 다중-레벨 셀들(multi-level cells, "MLCs"), 어드레스 라인들(예를 들어, 워드 라인들), SLC들 또는 MLC들을 액세스하기 위한 어드레싱 회로망, 및 전하 펌프와 같은 기타 다이 특정 회로망(die specific circuitry)을 포함한다.
비록 여기에서는 다이들(102)이 NAND 플래시 메모리 다이라고 칭해지지만, 다이들(102)은 임의의 다른 적합한 실리콘계 제품일 수 있음을 이해해야 한다. 예를 들어, 다이들(102)은 DRAM 또는 SRAM과 같은 휘발성 메모리 다이들일 수 있다. 다른 예로서, 다른 기능성을 가진 다이들이 적층될 수 있다. 예를 들어, 스택은 SOC(system-on-chip) 다이, DRAM 다이 및 NAND 다이를 포함할 수 있으며, 측면-탑재 회로망은 스택의 측면에 탑재될 수 있다.
측면-탑재 회로망(104)은 예를 들어 직사각형 형상 또는 정사각형 형상과 같은 임의의 적합한 형상을 가질 수 있다. 측면-탑재 회로망(104)은 다이들(102)에 대하여 임의의 적합한 동작들을 수행할 수 있다. 즉, 측면-탑재 회로망(104)의 기능성은 다이들(102) 내에 구현된 제품에 의존할 수 있다. 일 실시예에서, 측면-탑재 회로망(104)은 NVM 패키지(100)를 위한 제어 회로망 또는 제어기의 역할을 할 수 있다. 측면-탑재 회로망(104)은 하나 이상의 NVM 다이들(102)의 메모리 위치들에 액세스하도록 구성될 수 있다. 예를 들어, 측면-탑재 회로망(104)은 임의의 수의 NVM 동작들을 수행하도록 구성될 수 있고, NVM 다이들(102), 및 NVM 패키지(100)에 대해 원격으로 위치된 회로망과 통신하기 위한 인터페이스를 포함할 수 있다. NVM 동작들은 번역 테이블들을 유지하는 것 및/또는 웨어 레벨링(wear leveling), 리프레시 이벤트, 에러 정정 및 가비지 컬렉션(garbage collection)을 수행하는 것과 같은 완전 관리 NAND 솔루션(complete managed NAND solution)을 제공하기 위한 동작들을 포함할 수 있다. 대안적으로, 회로망(104)에 의해 실행되는 NVM 동작들은 완전 관리 NAND 동작들의 서브셋을 포함할 수 있으며, 이러한 서브셋의 실행은 여기에서 단순 관리 NAND 솔루션(simplified managed NAND solution)으로서 칭해질 수 있다. 다양한 제어 회로망 기능들의 추가의 상세는 이하에서 도 6에 관련하여 논의된다.
다른 실시예에서, 다이들(102)이 휘발성 메모리 다이들인 경우, 측면-탑재 회로망은 휘발성 메모리를 제어하기 위한 제어 회로망의 역할을 할 수 있다. 또 다른 실시예에서, 다이들은 SOC, DRAM 및 NVM 다이들의 혼합을 포함하고, 측면-탑재 회로망(104)은 전력 관리 회로망일 수 있다. 또 다른 실시예에서, 측면-탑재 회로망은 저항기 또는 커패시터와 같은 하나 이상의 수동 컴포넌트를 포함할 수 있다.
측면-탑재 회로망(104)은 NVM 다이들(102)의 수직 스택의 수직 표면들(106a-d) 중 임의의 한 수직 표면에 탑재될 수 있다. 도 1에 도시된 바와 같이, 예를 들어, 회로망(104)은 수직 스택의 수직 표면(106a) 상에 탑재될 수 있다. 다이들(102) 각각의 높이에 대한 회로망(104)의 크기에 따라, 그러한 탑재 구성은 회로망(104)이 NVM 다이들(102) 중 하나 이상의 다이에 걸쳐 연장되게 할 수 있다.
그러한 방식으로 회로망(104)을 수직 스택에 탑재하는 것에 의해, NVM 패키지(100)의 높이 규격이 감소되는데, 왜냐하면 회로망(104)의 탑재가 수직 스택의 기존 높이를 활용하기 때문이다. 따라서, 다이들(102)의 수직 스택의 최상단 상에 또는 스택에 인접한 인쇄 회로 보드 상에 회로망(104)을 탑재하는 것과는 대조적으로, 풋프린트 및 높이가 감소된다.
이제 도 2a를 참조하면, 도 1의 라인 A-A를 따라 취해진 NVM 패키지(100)의 예시적인 단면도가 도시되어 있다. 도 2a는 수직 표면(106a)에 탑재된 측면-탑재 회로망(104)과 함께 수직 방식으로 적층된 다이들(102)을 도시한 것이다. 회로망(104)은 임의의 적합한 탑재 기법을 이용하여 수직 표면(106a)에 탑재될 수 있다. 예를 들어, 회로망(104)과 수직 표면(106a) 사이에 배치된 접착제 층(110)은 회로망(104)을 수직 스택에 고정할 수 있다. 다른 예로서, 절연 또는 유전체 층(도시되지 않음)은 다이들(102) 사이에 전기적 절연을 제공하기 위해 각각의 다이(102) 사이에 배치될 수 있다.
NVM 다이들(102) 각각은 다이들(102)로의, 다이들로부터의, 및/또는 다이들 사이의 신호 교환을 용이하게 하기 위해 커스텀 패드 및 트레이스 배치들(도시되지 않음)을 포함할 수 있다. 패드들은 측면-탑재 회로망(104)과 다이들(102) 사이의 통신을 허용하기 위해, 상호접속 회로망(도시되지 않음)을 통해 제어 회로망(104)에 전기적으로 연결될 수 있다. 상호접속 회로망은 예를 들어 도전성 에폭시, 와이어 본드들, 또는 그들의 조합과 같은 임의의 적합한 재료로부터 구성될 수 있다. 상호접속 회로망은 회로망(104)을 다이들(102)에 전기 접속하기 위해 임의의 적합한 형태를 취할 수 있다.
도 2b는 본 발명의 실시예에 따른 NVM 패키지(120)의 예시적인 단면도를 도시하고 있다. NVM 패키지(120)에서, 다이들(122)은 스태거 구성(staggered configuration)으로 배열된다. 결과적으로, 다이들(122)의 모서리들은 도 1 및 2a에 도시된 것과 같은 평면 벽을 형성하지 못하고, 오히려 계단형상의 벽을 형성할 수 있다. 측면-탑재 회로망(124)이 그 위에 탑재될 수 있는 실질적으로 평면인 벽을 제공하기 위해 갭들을 채우기 위해 접착제(126)가 도포될 수 있다. 접착제의 양은 측면-탑재 회로망(124)이 어디에 탑재되는지에 따라 달라질 수 있다. 도 2b에 도시된 바와 같이, 측면-탑재 회로망(124)은 다이들(122) 중 하나 위에 배치되도록 탑재된다.
도 2c는 본 발명의 실시예에 따른 NVM 패키지(130)의 예시적인 단면도를 도시한 것이다. NVM 패키지(130)는 많은 점에서 도 2b의 NVM 패키지(120)와 유사하지만, 모든 다이들(132)에 인접하게 탑재된 측면-탑재 회로망(134)을 갖는다. 접착제(136)는 다이들(132)과 측면-탑재 회로망(134) 사이의 갭들을 채울 수 있다.
도 2d는 본 발명의 실시예에 따른 NVM 패키지(140)의 예시적인 단면도를 도시하고 있다. NVM(140)은 많은 점에서 NVM 패키지들(120 및 130)과 유사하지만, 상단 및 하단 표면에 대하여 기울어져서 탑재된 측면-탑재 회로망(144)을 갖는다. 접착제(146)는 측면-탑재 회로망(144)이 그 위에 탑재될 수 있는 비-수직 표면을 제공하기 위해, 다이들(142) 사이의 갭들을 채울 수 있다.
도 3a 및 3b는 본 발명의 실시예에 따른 상호접속 회로망을 갖는 NVM 패키지의 측면도 및 상면도를 각각 나타낸 것이다. 상호접속 회로망(320)은 회로망(304)으로부터 다이들(302)의 수직 스택의 상단 표면으로 라우팅될 수 있다. 상단 표면 상에서, 상호접속 회로망(320)은 하나 이상의 패드(322)와 인터페이스할 수 있고, 그 패드들은 상부 다이, 및 상부 다이 아래에 위치된 다이들의 패드들에 접속되는 "내부" 비아들(324)에 연관될 수 있다. 내부 비아들은 다이들 내에 존재하는 경로들이다. 비아들은 쓰루-실리콘 비아들(through-silicon vias)일 수 있다. 예를 들어, 도 3c는 본 발명의 실시예에 따라 기판 상에 실장되는 적층된 다이 패키지의 예시적인 측면도를 도시한 것이다. 도시된 바와 같이, 상호접속 회로망(320)은 적층된 다이의 최상단으로 비아들(324) 중 하나로 라우팅된다.
도 3d 및 3e는 본 발명의 실시예에 따른 상호접속 회로망을 갖는 다이 패키지의 예시적인 측면도 및 상면도를 각각 나타낸 것이다. 도시된 바와 같이, 상호접속 회로망(320)은 제어 회로망(304)을 다이들(302)에 상호접속하기 위해, 적층된 다이의 측면들 및 상면을 따라 퇴적된 도전성 에폭시이다. 도 3e는 상호접속 회로망(320)이 다이 스택의 최상단을 가로질러서 스트립들로서 퇴적될 수 있다는 보여준다. 그러나, 이것은 단순히 예시적인 것이며, 본 기술분야의 숙련된 자들은 상호접속 회로망(320)이 적층된 다이의 2면, 3면 또는 전체 4면에 라우팅되도록 퇴적될 수 있다. 도 3f는 적층된 다이의 3면 상의 본드 패드들과 인터페이스하기 위해 어떻게 상호접속 회로망(320)이 퇴적될 수 있는지를 보여준다.
도 4는 본 발명의 실시예에 따른 측면-탑재 회로망(404) 및 상호접속 회로망(420)을 갖는 NVM 패키지(400)의 예시적인 측면도를 나타낸 것이다. 상호접속 회로망(420)은 측면-탑재 회로망(404)이 탑재되는 것과 동일한 NVM 패키지(400)의 면에서 다이들(402) 각각에 전기적으로 연결된다. 예를 들어, 상호접속 회로망(420)은 다이들(402) 상의 패드들 또는 커넥터들에 접속될 수 있다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 측면-탑재 회로망(504) 및 상호접속 회로망(520)을 갖는 NVM 패키지(500)의 예시적인 측면도들을 나타낸 것이다. 상호접속 회로망(520)은 NVM 패키지(500)의 적어도 2면 상에서 다이들(502)에 전기적으로 연결된다. 도시된 바와 같이, 상호접속 회로망(520)은 NVM 패키지(500)의 반대면들 상에 존재하며, 버스(530)에 의해 함께 접속된다.
도 6a는 인터페이스 회로망(620)이 기판(630)을 통해 NVM 패키지(600)의 다들(602)에 라우팅되는 것의 예시적인 도면을 나타낸 것이다. 기판(630)은 예를 들어 인쇄 회로 보드일 수 있다. 상호접속 회로망(620)은 측면-탑재 제어기(604)로부터 기판(630)의 하나 이상의 층을 통해 NVM 패키지(600)로 라우팅된다. 상호접속 회로망(620)은 NVM 패키지(600)가 기판(630)에 접하는 액세스 포인트들(그들 중 몇몇이 도시되어 있음)에서 다이들(602)과 인터페이스할 수 있다. 예를 들어, 인터페이스 회로망(620)은 비아들(도시되지 않음)에 접속될 수 있다.
도 6b는 인터페이스 회로망(622)이 기판(630)을 통해, 호스트(도시되지 않음)에 접속된 본드 패드들(640)로 라우팅되는 것의 예시적인 도면을 나타낸 것이다. 따라서, 도 6b는 측면-탑재 제어기가 어떻게 호스트(예를 들어, 도 9의 호스트 프로세서(910))에 접속될 수 있는지의 예를 나타낸 것이다.
도 7a 및 도 7b는 본 발명의 실시예에 따른 측면-탑재 회로망(704) 및 상호접속 회로망(720)을 갖는 NVM 패키지의 예시적인 측면도 및 상면도를 각각 나타낸 것이다. 상호접속 회로망(720)은 하나 이상의 다이(702)의 측면으로부터 멀어지도록 외향 돌출하는 도전체들(722)과 인터페이스할 수 있다. 이러한 외향 돌출하는 도전체들(722)은 다이들의 패드들에 전기적으로 연결될 수 있고, 그에 의해 "내부" 비아들에 대한 필요성을 제거한다. 따라서, 돌출하는 도전체들과의 임의의 전기적 연결은 다이들 외부에 있게 된다. 또 다른 실시예에서, 상호접속 회로망은 내부 비아들 및 돌출하는 도전체들의 조합과 인터페이스할 수 있다.
도 8은 본 발명의 실시예에 따른 측면-탑재 제어 회로망을 갖는 패키지를 제조하기 위한 예시적인 프로세스(800)의 흐름도를 도시한 것이다. 단계(802)에서 시작하여, 복수의 다이가 서로에 탑재되어 다이들의 수직 스택을 형성한다. 다이들은 NVM 다이 또는 휘발성 메모리 다이일 수 있다. 일부 실시예들에서, 다이들은 프로세서 다이, NVM 다이, 및 휘발성 메모리 다이의 혼합일 수 있다. 다이들의 스택은 상단 표면, 하단 표면 및 수개의 수직 표면을 갖는다. 단계(804)에 계속하여, 측면-탑재 회로망은 수직 스택의 수직 표면들 중 하나에 탑재될 수 있다.
일부 실시예들에서, 접착제 및/또는 절연 재료의 층은 제어 회로망을 수직 스택의 수직 표면에 탑재하기 위한 접착제로서 기능할 수 있다. 따라서, 소정의 경우에서, 접착제 및/또는 절연 재료의 층은 측면-탑재 회로망과 수직 스택의 수직 표면 사이에 배치될 수 있다. 다른 실시예들에서, 상호접속 회로망은 제어 회로망을 수직 스택의 수직 표면에 탑재하기 위한 접착제의 역할을 효율적으로 할 수 있다. 일부 실시예들에서, 다이가 스태거 계단 구성으로 적층될 때, 접착제는 측면-탑재 회로망이 그 위에 탑재될 수 있는 실질적으로 평면인 표면을 제공할 수 있다.
그 다음, 단계(806)에서, 측면-탑재 회로망은 (예를 들어, 도 6에 관련하여 위에서 논의된 바와 같이) 적어도 하나의 다이 또는 기판에 전기적으로 연결될 수 있다. 다이들의 구성에 따라, 즉 "내부" 비아들이 사용되는지, 오프셋 다이들이 사용되는지 또는 돌출형 도전체들이 사용되는지에 따라, 제어 회로망을 다이들에 전기 접속하기 위해 상이한 상호접속 회로망이 사용될 수 있다.
도 8의 프로세스(800)는 단순히 예시적인 것임을 이해해야 한다. 본 발명의 범위를 벗어나지 않고서, 단계들 중 임의의 것이 제거, 수정 또는 결합될 수 있고, 임의의 추가 단계들이 추가될 수 있다.
도 9는 시스템(900)의 단순화된 블록도이다. 시스템(900)은 프로세서(910)를 포함할 수 있는 호스트 시스템, 및 본 발명의 실시예에 따라 구성된 적어도 하나의 패키지(920)를 포함할 수 있다. 호스트 프로세서(910) 및 패키지(920)는 휴대용 미디어 플레이어, 셀룰러 전화기, 포켓-사이즈 개인용 컴퓨터, PDA(personal digital assistance), 데스크탑 컴퓨터 또는 랩탑 컴퓨터와 같은 임의의 적합한 호스트 장치 또는 시스템으로 구현될 수 있다. 단순함을 위하여, 호스트 프로세서(910)를 포함할 수 있는 호스트 장치 또는 시스템은 때로는 단순히 "호스트"라고 칭해질 수 있다.
호스트 프로세서(910)는 하나 이상의 프로세서 또는 마이크로프로세서를 포함할 수 있다. 대안적으로 또는 추가적으로, 호스트 프로세서(910)는 시스템(900)의 다양한 동작들을 제어할 수 있는 임의의 다른 컴포넌트들 또는 회로망(예를 들어, ASIC(application-specific integrated circuits))을 포함하거나 그와 함께 동작할 수 있다. 프로세서 기반의 구현에서, 호스트 프로세서(910)는 호스트 상에 구현된 메모리(도시되지 않음) 내로 로딩되는 펌웨어 및 소프트웨어 프로그램을 실행할 수 있다. 메모리는 더블 데이터레이트("DDR") RAM 또는 정적 RAM("SRAM")과 같은 임의의 적합한 유형의 휘발성 메모리(예를 들어, 캐시 메모리 또는 RAM(random access memory))를 포함할 수 있다. 호스트 프로세서(910)는 호스트 프로세서(910)가 NVM 패키지(920)를 위한 다양한 메모리 관리 및 액세스 기능을 수행할 수 있게 하는 벤더-특정 및/또는 기술-특정 명령어들을 제공할 수 있는 NVM 드라이버(912)를 실행할 수 있다.
패키지(920)는 본 발명의 실시예에 따른 측면-탑재 회로망으로 구성된 적층된 NVM 패키지일 수 있다. 일 실시예에서, 패키지(920)는 휘발성 메모리 패키지일 수 있다. 다른 실시예에서, 패키지는 NVM 패키지일 수 있다. NVM 패키지(920)는 포괄 관리 NVM 패키지(comprehensive managed NVM package) 또는 단순 관리 NVM 패키지일 수 있다. 이 중 어느 하나의 관리 NVM 구현에서, NVM 패키지(920)는 수직 적층된 임의의 적합한 개수의 NVM 다이(예를 들어, 도 1의 NVM 다이들(102))에 전기적으로 연결된 측면-탑재 회로망(922)을 포함할 수 있다. 측면-탑재된 회로망(922)은 도 1의 측면-탑재된 회로망(104)과 동일하거나 유사할 수 있다.
측면-탑재 회로망(922)은 프로세서들 또는 하드웨어 기반 컴포넌트들(예를 들어, ASIC)의 임의의 적합한 조합을 포함할 수 있으며, 호스트 프로세서(910)와 동일한 컴포넌트들 또는 호스트 프로세서와는 다른 컴포넌트들을 포함할 수 있다. 단순 관리 NVM 패키지에서, 측면-탑재 회로망(922)은 NVM 다이들(924)의 물리적 메모리 위치들을 관리 및/또는 액세스하는 것의 책임을 NVM 드라이버(912)와 공유할 수 있다. 예를 들어, NVM 드라이버(912)는 측면-탑재 회로망(922)에 의해 수행되는 에러 정정을 제외한 모든 관리 기능을 수행할 수 있다.
포괄적 관리 NVM 패키지에서, 측면-탑재 회로망(922)은 NVM 다이들(924)에 대한 관리 및 액세스 기능의 실질적으로 전부를 호스트 프로세서(910)에 독립적으로 수행할 수 있다. 이러한 접근법에서, 회로망(922)은 NVM 다이들(924)로부터 검색된 데이터를 호스트 프로세서(910)에 전달할 수 있다. 포괄적 관리 NVM 패키지들은 예를 들어 USB 썸 드라이브들(USB thumb drives) 내에서 발견될 수 있다.
NVM 다이들(924)은 시스템(900)이 꺼진 때에 유지될 필요가 있는 정보를 저장하기 위해 사용될 수 있다. NVM 다이들(924)은 최소 소거 단위들인 "블록들"로 조직될 수 있고, 최소 프로그래밍가능 및 판독가능 단위들인 "페이지들"로 더 조직될 수 있다. 일부 실시예들에서, 상이한 다이들로부터의 블록들은 "수퍼 블록들"을 형성할 수 있다. NVM 다이들(924)의 각각의 메모리 위치(예를 들어, 페이지 또는 블록)는 물리적 어드레스(예를 들어, 물리적 페이지 어드레스 또는 물리적 블록 어드레스)를 이용하여 어드레싱될 수 있다.
설명된 본 발명의 실시예들은 제한이 아니라 설명의 목적으로 제공된 것이다.

Claims (20)

  1. 패키지로서,
    수직 스택 내에 배열된 복수의 다이 - 상기 스택은 상단 표면, 하단 표면, 및 적어도 하나의 수직 표면을 가지고, 상기 적어도 하나의 수직 표면은, 상기 복수의 다이 중 적어도 두 개의 다이의 동일 평면상의 모서리들을 포함함 - ;
    상기 적어도 하나의 수직 표면 중 하나의 수직 표면에 탑재된 측면-탑재 제어 회로망(side-mounted control circuitry); 및
    상기 제어 회로망을 상기 다이들 중 적어도 하나의 다이에 전기적으로 연결하는 상호접속 회로망을 포함하고,
    상기 복수의 다이는 또한 비휘발성 메모리("NVM") 다이들을 포함하고, 상기 측면-탑재 제어 회로망은 상기 NVM 다이들에 저장된 데이터 또는 상기 NVM 다이들로부터 검색된 데이터에 대하여 적어도 하나의 NVM 관리 동작을 수행하도록 구성된 비휘발성 메모리 제어기를 포함하는, 패키지.
  2. 제1항에 있어서,
    상기 제어 회로망과, 상기 제어 회로망이 탑재되는 수직 표면 사이에 배치된 접착제 층을 더 포함하는 패키지.
  3. 제1항에 있어서,
    상기 복수의 다이는 직육면체 형상을 갖고, 각각의 다이는 4개의 측면을 가지며, 그들의 적층된 집합체(stacked aggregation)는 상기 적어도 하나의 수직 표면을 형성하는 패키지.
  4. 제1항에 있어서,
    상기 복수의 다이는 스태거 구성(staggered configuration)으로 적층되고, 상기 측면-탑재 제어 회로망과 상기 다이들 사이에 접착제가 존재하는 패키지.
  5. 제1항에 있어서,
    적층된 다이들은 다이 패드들 및 비아들 중 적어도 하나를 포함하고, 상기 상호접속 회로망은 상기 다이 패드들 및 비아들 중 적어도 하나에 전기적으로 연결되는 패키지.
  6. 제1항에 있어서,
    상기 다이들 중 적어도 하나의 다이는 상기 적어도 하나의 다이의 측면으로부터 멀어지게 돌출하는 도전체를 포함하고, 상기 상호접속 회로망은 상기 도전체에 전기적으로 연결되는 패키지.
  7. 제6항에 있어서,
    상기 도전체는 상기 다이들 중 하나의 다이에 연관된 패드에 전기적으로 연결되는 패키지.
  8. 제1항에 있어서,
    상기 상호접속 회로망은 쓰루-실리콘 비아들(through-silicon vias)을 포함하는 패키지.
  9. 적층된 다이 패키지를 제조하기 위한 방법으로서,
    수직 스택으로 배열된 복수의 다이를 제공하는 단계 - 상기 다이들의 수직 스택은 복수의 수직 표면을 가지고, 적어도 하나의 수직 표면은, 상기 복수의 다이 중 적어도 두 개의 다이의 동일 평면상의 모서리들을 포함함 - ;
    상기 수직 표면들 중 적어도 하나의 수직 표면에 측면-탑재 회로망을 탑재하는 단계; 및
    상호접속 회로망으로 상기 측면-탑재 회로망을 상기 복수의 다이 중 적어도 하나의 다이에 전기적으로 연결하는 단계를 포함하고,
    상기 복수의 다이는 비휘발성 메모리("NVM") 다이들을 포함하고, 상기 측면-탑재 회로망은 상기 NVM 다이들에 저장된 데이터 또는 상기 NVM 다이들로부터 검색된 데이터에 대하여 적어도 하나의 NVM 관리 동작을 수행하도록 구성된 비휘발성 메모리 제어기를 포함하는, 방법.
  10. 제9항에 있어서,
    상기 복수의 다이를 서로로부터 전기적으로 절연시키기 위해 상기 복수의 다이 중 각각의 다이 사이에 유전체 재료를 배치하는 단계를 더 포함하는 방법.
  11. 제9항에 있어서,
    상기 상호접속 회로망은 도전성 에폭시 또는 와이어 본드들을 포함하는 방법.
  12. 시스템으로서,
    프로세서; 및
    상기 프로세서와 동작적 통신을 행하는 비휘발성 메모리("NVM") 패키지
    를 포함하고, 상기 NVM 패키지는,
    수직 스택 내에 배열된 복수의 NVM 다이 - 상기 스택은 상단 표면, 하단 표면 및 복수의 수직 표면을 가지고, 상기 수직 표면은, 상기 복수의 다이 중 적어도 두 개의 다이의 동일 평면상의 모서리들을 포함함 - ;
    상기 수직 표면들 중 하나의 수직 표면에 탑재된 측면-탑재 회로망; 및
    상기 측면-탑재 회로망을 상기 다이들 중 적어도 하나의 다이에 전기적으로 연결하는 상호접속 회로망 - 상기 측면-탑재 회로망은 상기 NVM 패키지 내에 저장된 데이터 또는 상기 NVM 패키지로부터 검색된 데이터에 대하여 적어도 하나의 NVM 관리 동작을 수행하도록 동작함 -
    을 포함하는 시스템.
  13. 제12항에 있어서,
    상기 적어도 하나의 NVM 관리 동작은 에러 코드 정정을 포함하는 시스템.
  14. 제12항에 있어서,
    상기 적어도 하나의 NVM 관리 동작은 상기 프로세서로부터 수신된 명령어를 상기 NVM 패키지에 의해 처리될 수 있는 명령어로 번역하는 것을 포함하는 시스템.
  15. 제12항에 있어서,
    상기 측면-탑재 회로망은 상기 복수의 다이의 메모리 위치들에 액세스하도록 동작하는 시스템.
  16. 제12항에 있어서,
    상기 측면-탑재 회로망은 제1 수직 표면에 탑재된 제1 측면-탑재 회로망이고, 상기 NVM 패키지는 제2 수직 표면에 탑재된 제2 측면-탑재 회로망을 더 포함하는 시스템.
  17. 제16항에 있어서,
    상기 제1 측면-탑재 회로망은 상기 복수의 다이의 메모리 위치들에 액세스하도록 동작하고, 상기 제2 측면-탑재 회로망은 상기 프로세서와 상기 NVM 패키지 사이에서 전송되는 데이터에 에러 코드 정정을 적용하도록 동작하는 시스템.
  18. 적층된 다이 패키지를 제조하기 위한 장치로서,
    수직 스택 내에 배열된 복수의 다이를 제공하기 위한 수단 - 다이들의 수직 스택은 복수의 수직 표면을 가지고, 상기 수직 표면은, 상기 복수의 다이 중 적어도 두 개의 다이의 동일 평면상의 모서리들을 포함함 - ;
    측면-탑재 회로망을 상기 수직 표면들 중 하나의 수직 표면에 탑재하기 위한 수단; 및
    상호접속 회로망으로 상기 측면-탑재 회로망을 상기 복수의 다이 중 적어도 하나의 다이에 전기적으로 연결하기 위한 수단을 포함하고,
    상기 복수의 다이는 비휘발성 메모리("NVM") 다이들을 포함하고, 상기 측면-탑재 회로망은 상기 NVM 다이들에 저장된 데이터 또는 상기 NVM 다이들로부터 검색된 데이터에 대하여 적어도 하나의 NVM 관리 동작을 수행하도록 구성된 비휘발성 메모리 제어기를 포함하는, 장치.
  19. 제18항에 있어서,
    상기 측면-탑재 회로망과 상기 측면-탑재 회로망이 탑재되는 수직 표면 사이에 접착제의 층을 배치하기 위한 수단을 더 포함하는 장치.
  20. 제18항에 있어서,
    상기 복수의 다이 각각은 NAND 플래시 다이인 장치.　　　　　　
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