KR20140002179A - 메모리 시스템 - Google Patents

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KR20140002179A
KR20140002179A KR1020120069991A KR20120069991A KR20140002179A KR 20140002179 A KR20140002179 A KR 20140002179A KR 1020120069991 A KR1020120069991 A KR 1020120069991A KR 20120069991 A KR20120069991 A KR 20120069991A KR 20140002179 A KR20140002179 A KR 20140002179A
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이형동
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양형균
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에스케이하이닉스 주식회사
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Abstract

메모리 시스템은 프로세서 및 복수의 메모리를 포함한다. 상기 프로세서는 서로 다른 에러 구제율을 갖는 복수의 ECC를 포함한다. 상기 복수의 메모리는 상기 복수의 ECC와 각각 연결된다.

Description

메모리 시스템 {MEMORY APPARATUS}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 복수의 칩 또는 다이가 적층되는 메모리 시스템에 관한 것이다.
반도체 장치의 집적도를 높이기 위해, 복수의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (three-Dimensional) 반도체 장치가 개발되었다. 상기 3D 반도체 장치는 두 개 또는 그 이상의 칩을 수직으로 적층하여 동일한 공간에서 최대의 집적도를 발현할 수 있다.
또한, 동작 성능을 향상시키기 위해 메모리 컨트롤러 또는 프로세서를 포함하는 메모리 시스템이 개발되고 있다. 상기 메모리 시스템은 데이터를 저장하기 위한 메모리 코어를 구비하고, 상기 메모리 컨트롤러 또는 프로세서를 통해 호스트와 상기 메모리 코어가 통신할 수 있도록 한다.
한편, 메모리 장치는 주변 환경 요인 및 물리적 결함으로 인해 정상적인 데이터를 저장하지 못하고 에러 비트를 발생시킬 수 있다. 상기 에러 비트가 발생한 경우 에러 비트 발생 여부를 검출하고, 발생된 에러 비트를 정정하기 위한 ECC(Error Check/Correction Circuit)를 포함한다.
도 1은 종래기술에 따른 메모리 시스템의 구성을 보여주는 도면이다. 도 1에서, 적층된 복수의 메모리 다이(MEMORY1~MEMORY4) 및 프로세서(PROCESSOR)가 메모리 시스템을 구성하고 있다. 상기 프로세서(PROCESSOR)는 호스트(미도시)와 통신하고, 상기 적층된 메모리 다이(MEMORY1~MEMORY4)와 호스트 사이의 통신을 중개한다. 따라서, 상기 메모리 다이(MEMORY1~MEMORY4)가 개별적으로 사로 다른 시점에 동작하더라도 상기 프로세서(PROCESSOR)는 항상 상기 메모리 다이(MEMORY1~MEMORY4)와 호스트 사이의 통신을 수행해야 한다.
상기 프로세서(PROCESSOR)는 지속적인 동작으로 인해 가장 높은 온도로 가열될 수 밖에 없고, 상기 적층 메모리 다이(MEMORY1~MEMORY4)는 상기 프로세서(PROCESSOR)의 가열 온도에 영향을 받게 된다. 상기 프로세서(PROCESSOR)와의 거리가 가까울수록 상기 온도의 영향은 커진다. 예를 들어, 도 1에서 도시된 것과 같이, 상기 프로세서(PROCESSOR)가 120℃로 가열되면 그 영향으로 인해, 상기 제 1 메모리 다이(MEMORY1)는 115℃, 제 2 메모리 다이(MEMORY2)는 105℃, 제 3 메모리 다이(MEMORY3)는 95℃, 그리고 제 4 메모리 다이(MEMORY4)는 80℃까지 가열될 수 있다. 상기 메모리 다이(MEMORY1~MEMORY4)는 온도에 매우 민감하므로, 높은 온도로 가열될수록 오동작의 가능성이 커진다. 도 1에서, 제 1 메모리 다이(MEMORY1)는 가장 높은 온도로 가열되므로 7%로 에러가 발생할 수 있고, 가장 낮은 온도로 가열되는 제 4 메모리 다이(MEMORY4)는 0.5%로 에러가 발생할 수 있다.
적층 메모리 다이들은 일반적으로 에러 비트를 정정할 수 있도록 ECC에서 전송되는 패티리 비트를 저장하는 추가 메모리 셀을 포함한다.
Figure pat00001
표 1은 에러 구제율에 따른 메모리 다이의 면적 부하를 나타낸다. 표 1에서 보는 바와 같이, 에러 구제율이 증가할수록 메모리 다이에 추가적인 메모리 셀이 부가되므로 메모리 다이의 면적 부하가 증가하는 것을 알 수 있다.
따라서, 에러 발생율이 가장 높은 제 1 메모리 다이(MEMORY1)에 맞추어 모든 적층 메모리 다이의 에러 구제율을 증가시키는 경우 메모리 다이의 면적 부하가 증가한다. 또한, 면적 부하를 고려하여, 모든 메모리 다이가 예를 들어 5%의 에러 구제율을 갖도록 구성하는 경우, 프로세서(PROCESSOR)와 가깝게 적층되는 메모리 다이의 에러를 정정하지 못하는 경우가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 프로세서와 적층 칩의 거리에 비례하여 메모리의 에러 구제율을 다르게 설정할 수 있는 메모리 시스템을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은 서로 다른 에러 구제율을 갖는 복수의 ECC를 포함하는 프로세서; 및 상기 복수의 ECC와 각각 연결되는 복수의 메모리를 포함하고, 상기 복수의 메모리는 상기 프로세서와의 거리에 따라 상기 복수의 ECC와 각각 연결된다.
본 발명의 다른 실시예에 따른 메모리 시스템은 제 1 에러 구제율을 갖는 제 1 ECC 및 상기 제 1 에러 구제율보다 큰 제 2 에러 구제율을 갖는 제 2 ECC를 포함하는 프로세서; 상기 프로세서 상부에 적층되고, 상기 제 1 ECC와 연결되는 제 1 메모리; 및 상기 제 1 메모리 상부에 적층되고, 상기 제 2 ECC와 연결되는 제 2 메모리를 포함한다.
또한, 본 발명의 다른 실시예에 따른 메모리 시스템은 데이터 입출력 통신을 수행하는 프로세서; 상기 프로세서와 통신하고, 제 1 에러 구제율을 갖는 제 1 ECC 및 상기 제 1 에러 구제율보다 큰 제 2 에러 구제율을 갖는 제 2 ECC를 포함하는 로직 다이; 상기 로직 다이 상부에 적층되고, 상기 제 1 ECC와 연결되는 제 1 메모리 다이; 및 상기 제 1 메모리 다이 상부에 적층되고, 상기 제 2 ECC와 연결되는 제 2 메모리 다이를 포함한다.
본 발명에 의하면, 트레이드 오프 관계에 있는 메모리 다이의 면적 부하 및 에러 구제율을 고려하여 적층 메모리 다이 의 에러 구제율을 다르게 설정함으로써, 메모리 시스템의 면적을 확보하고 동작 신뢰성을 향상시킬 수 있다.
도 1은 종래기술에 따른 메모리 시스템의 개략적인 구성 및 적층 위치에 따른 메모리 다이의 온도와 에러 발생율을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 메모리 시스템의 개략적인 구성을 보여주는 도면,
도 3은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 보다 상세하게 보여주는 도면,
도 4는 본 발명의 다른 실시예에 따른 메모리 시스템의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 메모리 시스템(1)의 개략적인 구성을 보여주는 도면이다. 도 2에서, 상기 메모리 시스템(1)은 프로세서(100), 제 1 메모리 다이(210), 제 2 메모리 다이(220), 제 3 메모리 다이(230) 및 제 4 메모리 다이(240)를 포함한다. 상기 프로세서(100)는 호스트(미도시)와 상기 제 1 내지 제 4 메모리 다이(210~240) 사이의 통신을 중개한다.
상기 제 1 메모리 다이(210)는 상기 프로세서(100)의 상부에 적층되고, 상기 제 2 메모리 다이(220)는 상기 제 1 메모리 다이(210)의 상부에 적층되며, 상기 제 3 메모리 다이(230)는 상기 제 2 메모리 다이(220)의 상부에 적층되고, 상기 제 4 메모리 다이(240)는 상기 제 3 메모리 다이(230)의 상부에 적층된다. 상기 프로세서(100) 및 상기 제 1 내지 제 4 메모리 다이(210~240)는 단일 패키지로 패키징되어 시스템 인 패키지(System In Package)를 구성할 수 있다.
상기 프로세서(100)는 서로 다른 구제율을 갖는 복수의 ECC(Error Correction Circuit, 110~140)를 포함한다. 상기 ECC는 패리티 비트를 생성하여 데이터 입력 동작에서 메모리 다이에 정상적인 데이터가 저장되지 못하고 에러 비트가 발생한 경우, 에러 비트 발생 여부를 검출하고 발생된 에러 비트를 정정하기 위해 구비된다.
상기 프로세서(100)는 제 1 내지 제 4 ECC(110~140)를 포함한다. 상기 제 1 내지 제 4 ECC(110~140)는 각각 제 1 내지 제 4 에러 구제율을 갖는다. 상기 제 1 ECC(110)는 가장 큰 에러 구제율을 가질 수 있고, 제 4 ECC(140)는 가장 작은 에러 구제율을 가질 수 있다. 상기 제 2 ECC(120)는 상기 제 1 ECC(110) 보다 작은 에러 구제율을 갖고, 상기 제 3 ECC(130)는 상기 제 2 ECC(120) 보다 작고, 상기 제 4 ECC(140) 보다 큰 에러 구제율을 가질 수 있다. 즉, 상기 제 1 에러 구제율은 가장 크고, 제 4 에러 구제율은 가장 작다. 상기 제 2 에러 구제율은 상기 제 1 에러 구제율보다 작고, 상기 제 3 에러 구제율은 상기 제 2 에러 구제율 보다 작고, 상기 제 4 에러 구제율보다 크다. 상기 에러 구제율은 ECC가 생성할 수 있는 패리티 비트의 개수로 정의될 수 있다. 상기 패리티 비트는 데이터를 인코딩한 것으로서 메모리 다이에 저장된 데이터에 에러 비트가 발생한 경우 이를 정정할 수 있도록 정상적인 데이터에 대한 정보를 갖는다. 따라서, 큰 에러 구제율을 갖는 ECC일수록 더 많은 수의 패리티 비트를 생성할 수 있으므로, 더 많은 데이터 에러 비트를 정정할 수 있다.
상기 제 1 내지 제 4 메모리 다이(210~240)는 상기 프로세서(100)와 적층된 거리가 멀수록 작은 에러 구제율을 갖는 ECC와 각각 연결될 수 있다. 상기 제 1 메모리 다이(210)는 상기 프로세서(100)와 가장 근접하게 적층되므로, 가장 큰 제 1 에러 구제율을 갖는 제 1 ECC(110)와 연결된다. 상기 제 2 메모리 다이(220) 및 제 3 메모리 다이(230)는 각각 제 2 ECC(120) 및 제 3 ECC(130)와 연결되고, 상기 프로세서(100)와 가장 멀리 떨어진 상기 제 4 메모리 다이(240)는 가장 작은 제 4 에러 구제율을 갖는 상기 제 4 ECC(140)와 연결된다.
상기 제 1 내지 제 4 메모리 다이(210~240)는 상기 제 1 내지 제 4 ECC(110~140)에서 전송되는 패리티 비트(OR10, PR5, PR3, PR1)를 저장하기 위해 추가 메모리 셀(211, 221, 231, 241)을 포함한다. 상기 제 1 내지 제 4 메모리 다이(210~240)는 각각 연결된 상기 제 1 내지 제 4 ECC(110~140)의 에러 구제율에 대응하는 개수의 추가 메모리 셀(211, 221, 231, 241)을 구비해야 한다. 상기 제 1 메모리 다이(210)는 가장 큰 에러 구제율을 갖는 상기 제 1 ECC(110)와 연결되므로 가장 많은 수의 패리티 비트(PR10)를 저장한다. 따라서, 상기 제 1 메모리 다이(210)는 상기 제 1 내지 제 4 메모리 다이(210~240) 중에서 가장 많은 수의 추가 메모리 셀(211)을 구비한다. 상기 제 4 메모리 다이(240)는 가장 작은 에러 구제율을 갖는 상기 제 4 ECC(140)와 연결되므로 가장 작은 수의 패리티 비트(PR1)를 저장한다. 따라서, 상기 제 4 메모리 다이(240)는 상기 제 1 내지 제 4 메모리 다이(210~240) 중에서 가장 작은 수의 추가 메모리 셀(241)을 구비한다.
본 발명의 실시예에 따른 메모리 시스템은 메모리 다이가 적층된 위치에 따라 서로 다른 에러 구제율을 갖는 ECC를 할당한다. 즉, 상기 메모리 시스템에서, 메모리 다이는 프로세서와의 거리가 가까울수록 큰 에러 구제율을 갖는 ECC와 연결되고, 상기 프로세서와의 거리가 멀수록 작은 에러 구제율을 갖는 ECC와 연결된다. 또한, 에러 구제율이 큰 ECC와 연결된 메모리 다이는 상대적으로 많은 수의 추가 메모리 셀을 구비하고, 에러 구제율이 작은 ECC와 연결된 메모리 다이는 상대적으로 작은 수의 추가 메모리 셀을 구비한다.
표 2는 본 발명의 실시예에 따른 메모리 시스템에서 적층된 위치에 따른 메모리 다이의 에러 발생율, 에러 구제율 및 면적 부하를 보여준다.
Figure pat00002
상기 제 1 내지 제 4 메모리 다이(210~240)는 적층 위치에 따라 프로세서(100)에 의해 가열되는 정도가 달라지므로, 상기 제 1 메모리 다이(210)는 7.0%의 가장 높은 에러 발생율을 가질 수 있고, 제 2 메모리 다이(220)는 4.0%의 에러 발생율을 가지며, 제 3 메모리 다이(230)는 2.0%의 에러 발생율을 갖는다. 상기 제 4 메모리 다이(240)는 가장 작은 0.5%의 에러 발생율을 가질 수 있다.
본 발명의 실시예에 따른 메모리 시스템(1)은 가장 큰 에러 발생율을 갖는 제 1 메모리 다이(210)와 가장 큰 에러 구제율을 갖는 제 1 ECC(110)를 연결하여 제 1 메모리 다이(210)에서 발생할 수 있는 모든 에러 비트를 정정할 수 있도록 하였다. 즉, 10%의 에러 구제율을 갖는 제 1 ECC(110)는 7.0%의 에러 발생율을 갖는 상기 제 1 메모리 다이(210)의 에러 비트를 모두 정정할 수 있다. 다만, 상기 제 1 메모리 다이(210)는 상기 제 1 ECC(110)에서 전송되는 패리티 비트(PR10)를 저장하기 위해 가장 많은 수의 추가 메모리 셀(211)을 구비하므로 면적 부담이 30%에 이를 수 있다.
제 4 메모리 다이(240)는 가장 작은 에러 발생율을 가지므로, 가장 작은 에러 구제율을 갖는 제 4 ECC(140)와 연결된다. 상기 제 4 메모리 다이(240)는 에러 발생율이 0.5%에 불과하므로, 1%의 에러 구제율을 갖는 제 4 ECC(140)를 연결하여도 충분하다. 상기 제 4 메모리 다이(240)는 가장 작은 수의 추가 메모리 셀(241)을 구비하므로 면적 부담이 10%에 불과하다.
서로 다른 에러 구제율을 갖는 ECC를 메모리 다이로 연결하는 경우 평균적으로 18.75%의 면적 부하를 가지면서 제 1 내지 제 4 메모리 다이(210~240)에서 발생하는 모든 에러 비트를 정정할 수 있다. 본 발명의 실시예에 따른 메모리 시스템은 적층 메모리 다이마다 서로 다른 에러 구제율을 갖는 ECC를 연결하고, 에러 정정을 위한 면적 부하를 최소화하여, 면적 부하를 효율적으로 감소시키면서 데이터 통신에서 발생하는 모든 에러 비트를 정정하여 동작의 신뢰성을 향상시킬 수 있다.
도 3은 본 발명의 실시예에 따른 메모리 시스템(2)의 구성을 보다 상세하게 보여주는 도면이다. 도 3에서, 상기 메모리 시스템(2)은 프로세서(300), 제 1 내지 제 4 메모리 다이(410~440)를 포함한다. 상기 프로세서(300), 제 1 내지 제 4 메모리 다이(410~440)는 단일 패키지로 패키징될 수 있다.
상기 프로세서(300)는 데이터 입출력부(350), 제 1 내지 제 4 ECC(310~340)를 포함한다. 상기 데이터 입출력부(350)는 호스트(미도시)와 데이터 통신을 위해 구비된다. 상기 프로세서(300)는 상기 데이터 입출력부(350)를 구비하여, 상기 호스트에서 전송된 데이터(DQ)를 상기 제 1 내지 제 4 메모리 다이(410~440)로 전송하고, 상기 제 1 내지 제 4 메모리 다이(410~440)에서 전송된 데이터(DQ)를 상기 호스트로 전송할 수 있다. 상기 제 1 ECC(310)는 가장 큰 제 1 에러 구제율을 갖고, 제 4 ECC(340)는 가장 작은 제 4 에러 구제율을 가지며, 상기 제 2 ECC(320)는 상기 제 1 에러 구제율보다 작은 제 2 에러 구제율을 갖고, 상기 제 3 ECC(330)는 상기 제 2 에러 구제율 보다 작고, 제 4 에러 구제율 보다 큰 제 4 에러 구제율을 갖는다.
상기 제 1 메모리 다이(410)는 메모리 코어(미도시) 및 제 1 추가 메모리 셀(411)을 구비한다. 상기 제 1 메모리 다이(410)는 데이터(DQ)를 입출력하기 위해 상기 프로세서의 데이터 입출력부(350)와 연결된다. 상기 데이터(DQ)는 상기 제 1 메모리 다이(410)의 메모리 코어에 저장될 수 있다. 상기 제 1 추가 메모리 셀(411)은 상기 제 1 ECC(310)와 연결된다. 상기 제 1 메모리 다이(410)의 상기 제 1 추가 메모리 셀(411)은 상기 제 1 ECC(310)에서 전송되는 패리티 비트(PR10)를 저장한다. 상기 제 1 추가 메모리 셀(411)은 가장 많은 패리티 비트를 저장할 수 있도록 가장 많은 수의 메모리 셀을 구비한다.
상기 제 2 메모리 다이(420)는 메모리 코어(미도시) 및 제 2 추가 메모리 셀(421)을 구비한다. 상기 제 2 메모리 다이(420)는 데이터(DQ)를 입출력하기 위해 상기 프로세서의 데이터 입출력부(350)와 연결된다. 상기 데이터(DQ)는 상기 제 2 메모리 다이(420)의 메모리 코어에 저장될 수 있다. 상기 제 2 추가 메모리 셀(421)은 상기 제 2 ECC(320)와 연결된다. 상기 제 2 메모리 다이(420)의 제 2 추가 메모리 셀(421)은 상기 제 2 ECC(320)에서 전송되는 패리티 비트(PR5)를 저장한다.
상기 제 3 메모리 다이(430)는 메모리 코어(미도시) 및 제 3 추가 메모리 셀(431)을 구비한다. 상기 제 3 메모리 다이(430)는 데이터(DQ)를 입출력하기 위해 상기 프로세서의 데이터 입출력부(350)와 연결된다. 상기 데이터(DQ)는 상기 제 3 메모리 다이(430)의 메모리 코어에 저장될 수 있다. 상기 제 3 추가 메모리 셀(431)은 상기 제 3 ECC(330)와 연결된다. 상기 제 3 메모리 다이(430)의 제 3 추가 메모리 셀(431)은 상기 제 3 ECC(330)에서 전송되는 패리티 비트(PR3)를 저장한다.
상기 제 4 메모리 다이(440)는 메모리 코어(미도시) 및 제 4 추가 메모리 셀(441)을 구비한다. 상기 제 4 메모리 다이(440)는 데이터(DQ)를 입출력하기 위해 상기 프로세서의 데이터 입출력부(350)와 연결된다. 상기 데이터(DQ)는 상기 제 4 메모리 다이(440)의 메모리 코어에 저장될 수 있다. 상기 제 4 추가 메모리 셀(441)은 상기 제 4 ECC(340)와 연결된다. 상기 제 4 메모리 다이(440)의 상기 제 4 추가 메모리 셀(441)은 상기 제 4 ECC(340)에서 전송되는 패리티 비트(PR1)를 저장한다. 상기 제 4 추가 메모리 셀(441)은 가장 적은 패리티 비트(PR1)를 저장할 수 있도록 가장 작은 수의 메모리 셀을 구비한다.
도 4는 본 발명의 다른 실시예에 따른 메모리 시스템(3)의 구성을 보여주는 도면이다. 도 4에서, 상기 메모리 시스템(3)은 프로세서(500), 로직 다이(600), 제 1 내지 제 4 메모리 다이(710~740)를 포함한다. 상기 프로세서(500), 로직 다이(600), 제 1 내지 제 4 메모리 다이(710~740)는 단일 패키지로 패키징될 수 있다.
도 4에 도시된 상기 메모리 시스템(3)은 도 3에 도시된 메모리 시스템(2)과 비교할 때 로직 다이(600)를 추가로 구비한다. 상기 프로세서(500)는 호스트(미도시)와 데이터 통신을 위해 구비될 수 있고, 상기 로직 다이(600)는 제 1 내지 제 4 ECC(610~640)를 구비하여 상기 제 1 내지 제 4 메모리 다이(710~740)와 각각 연결될 수 있다.
상기 제 1 내지 제 4 메모리 다이(710~740)는 상기 제 1 내지 제 4 ECC(610~640)에서 전송되는 패리티 비트(PR10, PR5, PR3, PR1)를 각각 저장하기 위해 제 1 내지 제 4 추가 메모리 셀(711, 721, 731, 741)을 구비한다.
본 발명의 실시예에 따른 메모리 시스템은 메모리 다이의 에러 발생율에 대응하여 서로 다른 에러 구제율을 갖는 ECC를 각각의 적층 메모리와 연결한다. 따라서, 메모리 시스템의 면적 부하를 최소화하면서, 모든 적층 다이에서 발생할 수 있는 데이터 에러를 전부 정정할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100/300/500: 프로세서 110/310/610: 제 1 ECC
120/320/620: 제 2 ECC 130/330/630: 제 3 ECC
140/340/640: 제 4 ECC 210/410/710: 제 1 메모리 다이
220/420/720: 제 2 메모리 다이 230/430/730: 제 3 메모리 다이
240/440/740: 제 4 메모리 다이 600: 로직 다이

Claims (16)

  1. 서로 다른 에러 구제율을 갖는 복수의 ECC를 포함하는 프로세서; 및
    상기 복수의 ECC와 각각 연결되는 복수의 메모리를 포함하고,
    상기 복수의 메모리는 상기 프로세서와의 거리에 따라 상기 복수의 ECC와 각각 연결되는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 복수의 메모리 중 상기 프로세서와 근접한 메모리일수록 상기 복수의 ECC 중 에러 구제율이 큰 ECC와 연결되는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 복수의 메모리는 연결된 ECC의 에러 구제율이 클수록 더 많은 수의 추가 메모리 셀을 구비하는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 추가 메모리 셀은 상기 ECC에서 전송되는 패리티 비트를 저장하는 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 프로세서는 상기 복수의 메모리와 호스트 사이의 통신을 중개하는 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 프로세와 상기 복수의 메모리는 단일 패키지로 패키징되는 메모리 시스템.
  7. 제 1 에러 구제율을 갖는 제 1 ECC 및 상기 제 1 에러 구제율보다 큰 제 2 에러 구제율을 갖는 제 2 ECC를 포함하는 프로세서;
    상기 프로세서 상부에 적층되고, 상기 제 1 ECC와 연결되는 제 1 메모리; 및
    상기 제 1 메모리 상부에 적층되고, 상기 제 2 ECC와 연결되는 제 2 메모리를 포함하는 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 제 1 메모리는 상기 제 2 메모리보다 많은 수의 추가 메모리 셀을 구비하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 추가 메모리 셀은 상기 제 1 및 제 2 ECC에서 전송되는 패리티 비트를 저장하는 메모리 시스템.
  10. 제 7 항에 있어서,
    상기 프로세서는 상기 제 1 및 제 2 메모리와 호스트 사이의 통신을 중개하는 메모리 시스템.
  11. 제 7 항에 있어서,
    상기 제 1 및 제 2 메모리와 상기 프로세서는 단일 패키지로 패키징되는 메모리 시스템.
  12. 데이터 입출력 통신을 수행하는 프로세서;
    상기 프로세서와 통신하고, 제 1 에러 구제율을 갖는 제 1 ECC 및 상기 제 1 에러 구제율보다 큰 제 2 에러 구제율을 갖는 제 2 ECC를 포함하는 로직 다이;
    상기 로직 다이 상부에 적층되고, 상기 제 1 ECC와 연결되는 제 1 메모리 다이; 및
    상기 제 1 메모리 다이 상부에 적층되고, 상기 제 2 ECC와 연결되는 제 2 메모리 다이를 포함하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 제 1 메모리 다이는 상기 제 2 메모리 다이보다 많은 수의 추가 메모리 셀을 구비하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 추가 메모리 셀은 상기 제 1 및 제 2 ECC에서 전송되는 패리티 비트를 저장하는 메모리 시스템.
  15. 제 13 항에 있어서,
    상기 프로세서는 상기 로직 다이와 호스트 사이의 통신을 중개하는 메모리 시스템.
  16. 제 13 항에 있어서,
    상기 프로세서, 상기 로직 다이, 상기 제 1 및 제 2 메모리 다이는 단일 패키지로 패키징되는 메모리 시스템.
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