CN118175847A - 半导体结构、三维存储器、存储系统及电子设备 - Google Patents

半导体结构、三维存储器、存储系统及电子设备 Download PDF

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CN118175847A CN202211580275.8A CN202211580275A CN118175847A CN 118175847 A CN118175847 A CN 118175847A CN 202211580275 A CN202211580275 A CN 202211580275A CN 118175847 A CN118175847 A CN 118175847A
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Abstract

本公开提供了一种半导体结构、三维存储器、存储系统及电子设备，涉及半导体芯片技术领域，旨在降低半导体结构中连接区的面积占比，提升三维存储器的存储密度。所述半导体结构包括堆叠结构、多条第一栅隔离结构和多个导电结构。堆叠结构包括交替设置的多层栅极层和多层第一介质层。第一栅隔离结构沿第一方向延伸，且多条第一栅隔离结构沿第二方向间隔排列，将堆叠结构划分为至少一个块区域，块区域包括沿第一方向分布的存储区和连接区。多个导电结构位于连接区，至少两个导电结构的上端在参考面上的正投影至少部分重叠。参考面垂直于第二方向，第一方向与第二方向相垂直。上述半导体结构应用于三维存储器中，以实现数据的读取和写入操作。

Description

半导体结构、三维存储器、存储系统及电子设备
技术领域
本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构、三维存储器、存储系统及电子设备。
背景技术
随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。
为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。
随着3D NAND层数的增加，如何降低连接区的面积占比，提升3D NAND的存储密度是当前亟需解决的问题。
发明内容
本公开的实施例提供一种半导体结构、三维存储器、存储系统及电子设备，旨在降低半导体结构中连接区的面积占比，提升三维存储器的存储密度。
为达到上述目的，本公开的实施例采用如下技术方案：
一方面，提供一种半导体结构。所述半导体结构包括堆叠结构、多条第一栅隔离结构和多个导电结构。所述堆叠结构包括交替设置的多层栅极层和多层第一介质层。所述第一栅隔离结构沿第一方向延伸，且所述多条第一栅隔离结构沿第二方向间隔排列。所述多条第一栅隔离结构将所述堆叠结构划分为至少一个块区域，所述块区域包括沿所述第一方向分布的存储区和连接区。所述多个导电结构位于所述连接区，每个导电结构与一层栅极层电连接，且不同导电结构与不同层栅极层电连接。任意相邻两个导电结构之间具有间隔，且至少两个导电结构的上端在参考面上的正投影至少部分重叠。所述参考面垂直于所述第二方向，所述第一方向与所述第二方向相垂直。
本公开的上述实施例提供的半导体结构，多条第一栅隔离结构将堆叠结构划分成至少一个块区域，块区域包括沿第一方向分布的存储区和连接区。导电结构的上端是指：导电结构远离与其相连的栅极层的一端。一个块区域内的多个导电结构中，至少两个导电结构的上端在参考面上的正投影至少部分重叠，参考面与第二方向垂直，也就是说，至少两个导电结构的上端的至少部分，沿第二方向并排设置；这样，至少两个导电结构的可以共用连接区在第一方向上空间，有利于减小连接区沿第一方向的尺寸。由于连接区和存储器沿第二方向的尺寸相同，减小连接区沿第一方向的尺寸，可以减小半导体结构中连接区的面积占比，进而提升存储区的面积占比，有利于提升半导体结构的存储密度，进而提升三维存储器的存储密度。
在一些实施例中，所述多个导电结构排列为多列，每列包括沿所述第二方向设置的至少两个导电结构。同一列的所述至少两个导电结构的上端在所述参考面上的正投影重叠。
在一些实施例中，位于同一列且相邻的两个导电结构的上端之间的间隔大于或等于500nm。
在一些实施例中，所述多个导电结构排列为至少两行，每行包括沿所述第一方向间隔设置的至少两个导电结构。所述半导体结构还包括第二栅隔离结构。所述第二栅隔离结构位于相邻两行导电结构之间，贯穿所述堆叠结构，且沿所述第一方向延伸。所述第二栅隔离结构与所述相邻两行导电结构之间均具有间隔。
在一些实施例中，所述第二栅隔离结构与所述相邻两行导电结构的上端之间的间隔大于或等于600nm。和/或，沿所述第一方向，相邻两个导电结构的上端之间的间隔大于或等于500nm。
在一些实施例中，所述栅极层包括主体部和两个第一导电通道。所述主体部位于所述存储区；所述两个第一导电通道位于所述第二栅隔离结构沿第二方向的两侧。所述第一导电通道沿所述第一方向贯穿所述连接区，且与所述主体部电连接，所述导电结构与所述第一导电通道电连接。
在一些实施例中，所述第二栅隔离结构包括多个第二子隔离结构，所述第二子隔离结构沿所述第一方向延伸，且相邻两个所述第二子隔离结构之间具有间隔。所述栅极层还包括位于相邻两个所述第二子隔离结构之间的连接部，所述连接部与两个所述第一导电通道电连接。
在一些实施例中，沿所述第一方向，相邻两个第二子隔离结构的上端之间的间隔小于或等于600nm。
在一些实施例中，所述第二栅隔离结构沿所述第一方向贯穿所述连接区。
在一些实施例中，所述半导体结构还包括多个第一伪沟道结构。所述多个第一伪沟道结构位于所述第二栅隔离结构与所述两行导电结构之间。所述第一伪沟道结构贯穿所述堆叠结构。
在一些实施例中，所述半导体结构还包括至少一个第三栅隔离结构。所述至少一个第三栅隔离结构位于所述存储区，贯穿所述堆叠结构，且沿所述第一方向延伸。所述至少一个第三栅隔离结构将所述存储区划分为至少两个指存储区。所述第二栅隔离结构与所述第三栅隔离结构之间具有间隔。
在一些实施例中，所述半导体结构还包括多个存储沟道结构、选择栅堆叠结构和多个半导体接触柱。所述多个存储沟道结构位于所述指存储区，排列为多行。每个指存储区包括4N行沟道结构；其中，N为大于或等于2的整数。所述选择栅堆叠结构设置于所述堆叠结构上，包括层叠设置导体层和第二介质层。所述多个半导体接触柱贯穿所述选择栅堆叠结构，一个半导体接触柱与一个存储沟道结构电连接。
在一些实施例中，每个块区域包括三个指存储区，每个指存储区包括十二行或十六行存储沟道结构。
在一些实施例中，所述半导体结构还包括多个存储沟道结构、至少一行第二伪沟道结构和至少一个顶部选择栅切割结构。所述多个存储沟道结构位于所述指存储区，并排列为多行。每个指存储区包括4N行沟道结构；其中，N为大于或等于2的整数。所述至少一行第二伪沟道结构位于所述指存储区，且位于相邻两行存储沟道结构之间。一行第二伪沟道结构包括沿所述第一方向间隔设置的多个第二伪沟道结构，第二伪沟道结构的上端，与至少一层栅极层具有间隔。至少一个顶部选择栅切割结构贯穿所述堆叠结构顶部的至少一层栅极层。一个顶部选择栅切割结构在所述半导体层上的正投影，与一行第二伪沟道结构在所述半导体层上的正投影至少部分重叠。
在一些实施例中，每个块区域包括四个指存储区，每个指存储区包括八行存储沟道结构和一行第二伪沟道结构。沿所述第二方向，所述一行第二伪沟道结构的两侧，分别设置有四行存储沟道结构。
在一些实施例中，所述导电结构包括第一部分和第二部分。所述第一部分与所述栅极层同层设置且电连接。所述第二部分与所述第一部分相连，且向上贯穿所述堆叠结构。所述第二部分在所述第一部分上的正投影位于所述第一部分的范围内。
在一些实施例中，所述栅极层包括位于存储区的主体部，和位于所述第一栅隔离结构两侧的第二导电通道。所述第二导电通道沿所述第一方向延伸，且与所述主体部电连接，所述导电结构的第一部分与所述第二导电通道电连接。所述堆叠结构还包括多个介质图案，所述多个介质图案位于所述连接区，每个介质图案与一个栅极层同层设置，且所述介质图案位于两个所述第二导电通道之间。
另一方面，提供一种三维存储器。所述三维存储器包括外围器件和上述任一实施例所述的半导体结构。所述外围器件与所述半导体结构电连接。
又一方面，提供一种存储系统。所述存储系统包括：如上所述的三维存储器，以及控制器，该控制器与所述三维存储器电连接，以控制所述三维存储器存储数据。
又一方面，提供一种电子设备，所述电子设备包括如上所述的存储系统。
可以理解地，本公开的上述实施例提供的三维存储器、存储系统及电子设备，其所能达到的有益效果可参考上文中半导体结构的有益效果，此处不再赘述。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸的限制。
图1为根据一些实施例的三维存储器的结构示意图；
图2为根据一些实施例的存储单元串的结构图；
图3为图2所示的存储单元串的等效电路图；
图4为根据一些实施例的半导体结构的俯视图；
图5为图4中A处的一种局部放大图；
图6为沿图5中剖面线B-B的剖视图；
图7为图4中A处的另一种局部放大图；
图8为图4中A处的又一种局部放大图；
图9为图4中A处的又一种局部放大图；
图10为沿图8中剖面线C-C的剖视图；
图11为沿图8中剖面线D-D的剖视图；
图12为图4中A处的又一种局部放大图；
图13为沿图12中剖面线E-E的剖视图；
图14为根据一些实施例的半导体结构的一种剖面结构图；
图15为图4中A处的又一种局部放大图；
图16为沿图15中剖面线F-F的剖视图；
图17为根据一些实施例的存储系统的框图；
图18为根据另一些实施例的存储系统的框图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电连接。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电连接。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
在本公开的内容中，“在……上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
图1为本公开一些实施例提供的三维存储器的剖视图，图2为图1中三维存储器的一个存储单元串的截面图，图3为图2中存储单元串的等效电路图。
如本公开所使用的，一个部件是在三维存储器的另一部件(例如层、结构或器件)“上”、“上方”还是“下方”，是当半导体层SL在第三方向Z上位于半导体结构100的最低平面中时，在第三方向Z上相对于半导体结构100的半导体层SL确定的。在整个本公开内容中，应用了相同的概念来描述空间关系。
其中，为了更清楚地示出三维存储器的结构，在图1中，展示了存储区CA的视图和连接区SS的视图，存储区CA的视图基于左侧坐标系，连接区SS的视图基于右侧坐标系，即存储区CA的视图展示了三维存储器1000的存储区CA沿X方向(第一方向)的截面结构，连接区SS的视图展示了三维存储器1000的连接区SS沿X方向的截面结构。
本公开的一些实施例提供了一种三维存储器1000。参阅图1，三维存储器1000可以包括半导体结构100、与半导体结构100电连接半导体层SL、以及与半导体结构100电连接的外围器件200。
示例性地，上述半导体层SL的材料可以包括半导体材料，半导体材料例如为单晶硅、多晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料。半导体层SL可以部分或全部被掺杂。比如，半导体层SL可以包括掺杂区，掺杂区由P型掺杂剂掺杂。半导体层SL还可以包括非掺杂区。
半导体结构100可以包括堆叠结构10、沿第三方向贯穿堆叠结构10且位于堆叠结构10内的存储沟道结构20、以及设置于堆叠结构10上方(远离半导体层SL一侧)的阵列互联层30。
堆叠结构10可以包括交替设置的多个栅极层11和第一介质层12。
在一些实施例中，如图1和图2所示，栅极层11与第一介质层12之间还可以包括金属化合物层13和第四介质层14。金属化合物层13包覆栅极层11，金属化合物层13用于提高栅极层11与第一介质层12之间的附着力。其中，金属化合物层13的材料包括氮化钛、氮化钽、碳化钨中的至少一种。第四介质层14包覆金属化合物层13，以降低存储单元串20＇中的电荷流向栅极层11的风险。示例性地，第四介质层14的材料包括氧化铝、氧化铪和氧化钽中的至少一种。
参阅图2，存储沟道结构20可以包括依次设置的存储功能层21和沟道层22。存储功能层21可以包括阻挡层211、电荷捕获层212和隧穿层213。电荷捕获层212用于存储电荷，阻挡层211用于阻隔存储于电荷捕获层212中的电荷，并在电荷捕获层212与栅极层11之间提供电绝缘。隧穿层213用于生成电荷(电子或空穴)。
示例性地，阻挡层211的材料包括但不限于氧化硅，电荷捕获层212的材料包括但不限氮化硅，隧穿层213的材料包括但不限于氧化硅。在一些实施例中，当阻挡层211的材料为氧化硅，电荷捕获层212的材料为氮化硅，隧穿层213的材料为氧化硅时，存储功能层21能够形成“ONO”结构。沟道层22用于输运所需的电荷，沟道层22的材料包括但不限于掺杂多晶硅。
存储沟道结构20和栅极层11一起形成存储单元串20＇(例如NAND存储单元串20＇)。示例性地，参阅图2和图3，存储单元串20＇可以包括多个晶体管T，一个晶体管T(例如图3中的T1～T6)可以被设置为一个存储单元，这些晶体管T连接在一起，形成了存储单元串20＇。一个晶体管T可以由沟道层22和围绕该沟道层22的一个栅极层11形成。
其中，沿第三方向Z，多个栅极层11中位于最上方的栅极层11(最远离半导体层SL的栅极层11)可以被构造为漏端选择栅SGD，漏端选择栅SGD被配置为控制晶体管T1的导通状态，进而控制存储单元串20＇中一个漏端通道的导通状态。
沿第三方向Z，多个栅极层11中位于中间的栅极层11可以被构造为多条字线WL，例如包括字线WL0、字线WL1、字线WL2、字线WL3。通过在字线WL上写入不同的电压，可以完成存储单元串20＇中各个存储单元(例如晶体管T)的数据写入、读取和擦除。
沿第三方向Z，多个栅极层11中位于最下方的栅极层(最靠近源极层SL的栅极层)可以被构造为源端选择栅SGS，源端选择栅SGS被配置为控制晶体管T6的导通状态，进而控制存储单元串20＇中一个源端通道的导通状态。
该栅极层11被配置为控制该晶体管T的导通状态。存储沟道结构20的沟道层22的下端(靠近半导体层SL的一端)与半导体层SL耦接，半导体层SL形成存储单元串20＇的源端。
需要理解的是，图2和图3中晶体管T的数目仅是示意性的，本公开实施例对存储单元串20＇所包括的晶体管T的数量不做限定，比如，存储单元串20＇可以包括4、16、32、64或更多数量的晶体管。
如图1所示，阵列互联层30可以包括存储单元串20＇的漏端(例如位线BL)，漏端可以与存储沟道结构20的沟道层22的上端(远离半导体层SL的一端)耦接。
阵列互联层30可以包括一个或多个第一层间绝缘层31，还可以包括通过这些第一层间绝缘层31相互绝缘的多个触点，触点例如包括位线触点BL-CNT，位线触点BL-CNT与位线BL耦接。
上述第一层间绝缘层31的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种，本公开的实施例对此不作具体限定。
阵列互联层30还可以包括一个或多个第一互联导体层32。第一互联导体层32可以包括多条连接线，例如位线BL，以及与字线WL耦接的字线连接线(图中未示出)。
第一互联导体层32和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，可以理解的是，第一互联导体层32和触点的材料还可以为其他合适的导电材料，此处不再一一列举。
继续参阅图1，外围器件200设置于半导体结构100的上方(比如设置在阵列互联层30远离半导体层SL的一侧)，外围器件200可以包括外围电路。外围电路被配置为控制和感测半导体结构100。外围电路可以是用于支持半导体结构100操作(或者说工作)的任何合适的数字、模拟、和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如栅线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如晶体管、二极管、电阻器或电容器)。外围电路还可以包括与高级逻辑工艺兼容的任何其他电路，包括逻辑电路(例如处理器和可编程逻辑器件(Programmable Logic Device，简称PLD)或存储电路(例如静态随机存取三维存储器(Static Random-Access Memory，简称SRAM))。
在一些实施例中，如图1所示，外围器件200可以包括基板201、设置在基板201上的外围电路以及设置在基板201上的外围互联层203。外围电路可以包括晶体管202。
其中，基板201的材料可以为单晶硅，也可以为其他合适的材料，例如硅锗、锗或绝缘体上硅薄膜。
外围互联层203与晶体管202耦接，以实现在晶体管202与外围互联层203之间传输电信号。外围互联层203可以包括一个或多个第二层间绝缘层204，还可以包括一个或多个第二互联导体层205。不同第二互联导体层205之间可以通过触点耦接。
上述第二互联导体层205和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。
上述第二层间绝缘层204的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。
上述外围器件200的外围互联层203，可以与半导体结构100的阵列互联层30耦接，以使半导体结构100和外围器件200耦接。
由于外围互联层203与阵列互联层30耦接，因此，外围器件200中的外围电路可以与半导体结构100中的存储沟道结构20耦接，以实现外围电路与存储沟道结构20之间电信号的传输。
在一些可能的实现方式中，参阅图1和图2，在外围互联层203和阵列互联层30之间可以设置有粘结界面300，外围互联层203和阵列互联层300通过粘结界面300相互粘接且耦接。
在一些实施例中，通过自对准触点(self-align Contact，SCT)架构实现栅极层11与字线触点SGD-CNT之间的电接触。SCT架构不形成阶梯结构，而是在连接区SS嵌入导电结构40，通过导电结构40将栅极层11引出，以实现栅极层11与字线触点SGD-CNT之间的电连接。字线连接线WL-CL与字线触点SGD-CNT电接触，使得电信号能够在字线连接线WL-CL和栅极层11之间进行传输。
但是，随着3D NAND层数(栅极层的数量)增加，导电结构40的数量也随之增加(每层栅极层11通过一个导电结构40引出)。相关技术中，多个导电结构占用的面积比较大，导致连接区SS的在X-Y平面上的占比较大，也就是说连接区SS的面积与存储区CA的面积比值较大，导致三维存储器1000的存储密度下降。基于此，如何降低连接区SS的面积占比，是目前需要解决的问题。
为了解决上述问题，本公开的一些实施例提供的半导体结构100，参阅图4、图5和图6，半导体结构100包括堆叠结构10、多个导电结构40和多条第一栅隔离结构GL1。
其中，图4为半导体结构100的上表面(远离源极层SL的表面)的结构图；图5为半导体结构100中一个块区域(Block)101的上表面的结构图；
图6为块区域101沿第二方向Y的一个剖面图。可以理解的是，在附图6及以后的附图中，未展示出栅极层11与第一介质层12之间的金属化合物层13和第四介质层14，仅仅是为了简化视图，并不对半导体结构100的结构形成限制，在公开的一些实施例中栅极层11与第一介质层12之间可以设有金属化合物层13和第四介质层14。
如图6所示，上述堆叠结构10可以包括重叠层叠设置的多个栅极层11和第一介质层12。
栅极层11的材料可以包括导电材料，导电材料例如为钨、钴、铜、铝、掺杂硅、硅化物中的一种或多种。
第一介质层12的材料可以包括绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。
多条第一栅隔离结构GL1贯穿堆叠结构10,第一栅隔离结构GL1沿第一方向X延伸，且多条第一栅隔离结构GL1沿第二方向Y间隔排列。这样，多条第一栅隔离结构GL1将堆叠结构10划分为至少一个块区域101。示例性地，每相邻两个第一栅隔离结构GL1之间的区域划分为一个块区域101；比如，如图4所示，半导体结构100包括四个第一栅隔离结构GL1，四个第一栅隔离结构GL1将半导体结构100划分为三个块区域101。
第一栅隔离结构GL1的材料可以包括绝缘材料，比如，绝缘材料可以为氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。
每个块区域101包括沿第一方向X分布的存储区CA和连接区SS。也就是说第一方向X为存储区CA和连接区SS的排列方向，第二方向Y与第一方向X垂直。
可以理解的是，连接区SS可以位于相邻两个存储区CA之间，即连接区SS位于半导体结构100沿第一方向X的中部(如图4所示)，或者，也可以位于存储区CA的两侧，即连接区SS位于半导体结构100沿第一方向X的两端(图中未示出)，本公开的实施例对此不作具体限定。
可以理解的是，第一栅隔离结构GL1可以将每一层栅极层11都分隔为多条字线WL。示例性地，相邻两个第一栅隔离结构GL1之间设有一条字线WL。同一层栅极层11所包括的字线WL的数量，与半导体结构100包括的块区域101的数量相同，同一层栅极层11中的每条字线WL位于一个块区域101内，且同一层栅极层11中不同的字线WL位于不同的块区域101内。
多个导电结构40位于连接区SS，在同一个块区域101内，每个导电结构40与一层栅极层11电连接，且不同导电结构40与不同层栅极层11电连接；也就是说，每个导电结构40与一条字线WL电连接。这样，每个导电结构40用于将一个块区域101内的一个栅极层11(一条字线WL)引出。
需要说明的是，在本公开的实施例中，如无特殊说明，均以一个块区域101内的结构进行描述，也就是说，在描述一个或多个部件(例如层、结构或器件)时，均是指同一个块区域101内的相应部件。比如，在描述“多个导电结构40”时，是指位于同一个块区域101内的多个导电结构；又比如，在描述“相邻两个导电结构40”时，是指同一个块区域101内且相邻的两个导电结构40。
任意相邻两个导电结构40的上端41之间具有间隔，以降低相邻导电结构40之间发生短路的风险。如图5所示，至少两个导电结构40的上端41(导电结构40远离半导体层SL的一端)在参考面X-Z上的正投影至少部分重叠，比如可以是部分重叠或者完全重叠。也就是说，至少两个导电结构40的上端41的至少部分，沿第二方向Y并排设置；这样，至少两个导电结构40的上端41共用连接区SS在第一方向X上空间，有利于减小连接区SS沿第一方向X的尺寸。在存储区CA和连接区SS沿第二方向Y的尺寸大致相同的情况下，减小连接区SS沿第一方向X的尺寸，可以减小半导体结构100中连接区SS在X-Y平面上的面积占比，进而提升存储区CA在X-Y平面上的面积占比，提升半导体结构100的存储密度，提升三维存储器1000的存储密度。
其中，上述参考面垂直于第二方向Y，也就是说参考面为X-Z平面。
需要说明的是，导电结构40的上端41是指导电结构40远离半导体层SL的一端，如图6所示，上端41比如可以是指导电结构40中贯穿最顶层的第一介质层12的部分，也就是说，上端41是导电结构40中位于最顶层的第一介质层12的下表面所在的平面以上的部分，上端41的下表面可以与位于最顶层的第一介质层12的下表面齐平，上端41的上表面可以与位于最顶层的第一介质层12的上表面齐平。上端41还可以包括位于最顶的第一介质层12的上表面所在平面以上的部分，例如与导电结构40中贯穿最顶层的介质层12的部分连接的衬垫。
在一些实施例中，上述导电结构40采用SCT架构，如图6所示，导电结构40可以包括第一部分42和第二部分43，第一部分42与栅极层11同层设置且(与栅极层11)电连接。第二部分43与第一部分42相连，且向上(沿第三方向Z且远离半导体层SL的方向)贯穿堆叠结构10。第二部分43在第一部分42上的正投影位于第一部分42的范围内。
在导电结构40采用SCT架构的情况下，如图5和图6所示，栅极层11包括位于存储区CA的主体部111，和位于第一栅隔离结构GL1两侧的第二导电通道112，第二导电通道112沿第一方向X延伸，且与主体部111电连接。
可以理解的是，堆叠结构10最上层的膜层可以为第一介质层12，在图5中及以后的半导体结构100的俯视图中，以图中阴影部分指代栅极层11所处的区域，但这并不代表堆叠结构10的顶层为栅极层11。
堆叠结构10还包括介质图案15，介质图案15位于连接区SS，每个介质图案15与一个栅极层11同层设置，且介质图案15位于两个第二导电通道112之间。
导电结构40与第二导电通道112电连接，具体的，可以是导电结构40的第一部分42靠近第一栅隔离结构GL1的部分，与第一部分42靠近的第二导电通道112电连接，这样，导电结构40可以通过第二导电通道112与主体部111电连接，实现导电结构40与主体部111之间的信号传递。
需要说明的是，导电结构40的上端41的形状可以为圆形、正方形、长方形、椭圆形或者其他任何形状，本公开的实施例对此不作具体限定；基于此，在本公开的实施例提供的附图中，导电结构40的上端41的形状不应该理解为对导电结构40的限定。
在一些实施例中，参阅图5，(同一个块区域101内的)多个导电结构40排列为多列，每列包括沿第二方向Y间隔分布的至少两个导电结构40。同一列的至少两个导电结构40的上端41在参考面X-Z上的正投影重叠，即同一列导电结构40所包括的全部的导电结构40，在参考面X-Z上的正投影重叠。这样，可以最大程度的减小同一列的导电结构40，占用的第一方向X的空间，最大程度的降低连接区SS沿第一方向X的尺寸，降低连接区SS的面积占比，提升半导体结构100的存储密度。
示例性的，多个导电结构40的上端41的大小和形状相同，也就是说，在形成导电结构40的过程中，不同导电结构40采用的掩膜板的开口大小和形状相同。这样，同一列的至少两个导电结构40的上端41在参考面X-Z上的正投影完全重合。
可以理解的是，不同的导电结构40与不同的栅极层11电连接，不同的导电结构40沿第三方向Z的尺寸不同，基于此，同一列的导电结构40在参考面X-Z上的正投影部分重叠，且部分不重叠。但是，同一列的至少两个导电结构40的上端41，由于大小的大小和形状相同，因此，同一列的至少两个导电结构40的上端41在参考面X-Z上的正投影完全重叠。也可以理解为，在制备形成导电结构40的过程中，用于形成同一列的两个导电结构40所采用的掩膜板的开口，在参考面X-Z上的正投影完全重叠。
本公开的实施例中，以每列导电结构40包括沿第二方向Y间隔设置的两个导电结构40为例进行展示，每列所包括的导电结构40的数量还可以为三个或者更多，此处不再一一赘述。其中，一列导电结构40中，沿第二方向Y最外侧的两个导电结构40，可以通过其靠近的第二导电通道112与栅极层11的主体部111电连接。
参阅图7，在一列导电结构40的数量超过两个时，可以在相邻两行导电结构40之间形成第二栅隔离结构GL2，并在第二栅隔离结构GL2两侧形成第一导电通道113，位于一列的中间的导电结构(除最外侧两个导电结构40之外的全部导电结构)，可以通过第一导电通道113与栅极层11的主体部111电连接，进而实现导电结构40与栅极层11的主体部111之间的信号传递。
在一些实施例中，参阅图5，位于同一列且相邻的两个导电结构40的上端41之间的间隔D1大于或等于500nm。这样，可以降低相邻两个导电结构40之间发生短路的风险，尤其是降低导电结构40的第一部分42，与相邻导电结构40的第二部分43之间产生短路的风险。
示例性地，位于同一列且相邻的两个导电结构40的上端41之间的间隔D1，可以为500nm、650nm、700nm等，本公开的实施例对此不再一一列举。当然，在工艺许可且能够保证相邻导电结构40之间相互绝缘的前提下，可以对相邻导电结构40的上端41之间的间隔D1进行适应性调整。
在一些实施例中，位于同一个块区域101的多个导电结构40排列为至少两行，每行包括沿第一方向X间隔设置的至少两个导电结构40。也就是说，一行导电结构40所包括的多个导电结构40的上端41，在Y-Z平面上的正投影重叠，这样，有利于降低连接区SS沿第二方向Y的尺寸，进一步降低半导体结构100中连接区SS的面积占比，提升三维存储器1000的存储密度。
参阅图8和图9，图8为第二栅隔离结构GL2包括多个第二子隔离结构GL21时半导体结构100的俯视图，图9为第二栅隔离结构GL2沿第一方向X贯穿连接区SS时半导体结构100的俯视图。
半导体结构100还包括第二栅隔离结构GL2。如图8和图9所示，第二栅隔离结构GL2位于相邻两行导电结构40之间，沿第三方向Z贯穿堆叠结构10，且沿第一方向X延伸。第二栅隔离结构GL2与相邻两行导电结构40之间均具有间隔，以使第二栅隔离结构GL2与导电结构40之间能够形成第一导电通道113。
参阅图8和图10，栅极层11还包括位于第二栅隔离结构GL2两侧的第一导电通道113，第一导电通道113沿第一方向X贯穿连接区SS，且与主体部111电连接。导电结构40的第一部分42还与第一导电通道113电连接，并通过第一导电通道113和第二导电通道112与栅极层11的主体部111相连，降低导电结构40与栅极层11之间连接失效的风险，提升导电结构40与栅极层11之间的连接可靠性。
在一些实施例中，如图8所示，第二栅隔离结构GL2与相邻两行导电结构40的上端41之间的间隔D2大于或等于600nm，这样，有利于增加第一导电通道113沿第二方向Y的尺寸，降低第一导电通道113的电阻。示例性地，第二栅隔离结构GL2与导电结构40的上端41之间的间隔D2为600nm、750nm或800nm等，本公开的实施例在此不再一一列举。
如图8所示，沿第一方向X，相邻两个导电结构40的上端41之间的间隔D3大于或等于500nm。这样，可以降低沿第一方向X相邻两个导电结构40之间发生短路的风险。示例性地，沿第一方向X，相邻两个导电结构40的上端41之间的间隔D3为500nm、550nm或者600nm。
可以理解的是，在保证第一方向X相邻两个导电结构40之间绝缘的前提下，可以尽可能减小相邻两个导电结构40之间的间隔D3的大小，进而降低连接区SS沿第一方向X的尺寸，降低半导体结构100中连接区SS的面积占比，提升三维存储器1000的存储密度。
上述第二栅隔离结构GL2可以沿第一方向X贯穿连接区SS(如图9所示)，或者，第二栅隔离结构GL2可以包括多个第二子隔离结构GL21(如图8所示)，第二子隔离结构GL21沿第一方向X延伸，且相邻两个第二子隔离结构GL21之间具有间隔D4。
参阅图9，第二栅隔离结构GL2沿第一方向X贯穿连接区SS，有利于简化第二栅隔离结构GL2的结构，降低第二栅隔离结构GL2的制备难度，进而降低三维存储器的制备难度。
参阅图8和图11，第二栅隔离结构GL2包括多个第二子隔离结构GL21，这样，栅极层11还包括位于相邻两个第二子隔离结构GL21之间的连接部114，连接部114与第二栅隔离结构GL2两侧的两个第一导电通道113电连接。可以将第二栅隔离结构GL2两侧的两个第一导电通道113连接起来，进而降低第一导电通道113的电阻。
在一些实施例中，如图8所示，沿第一方向X，相邻两个第二子隔离结构GL21的上端之间的间隔D4小于或等于600nm。这样，可以降低第一导电通道113，在相邻两个第二子隔离结构GL21之间的间隔处，发生断开的风险，使第一导电通道113能够沿第一方向X贯穿连接区SS，提升第一导电通道113的可靠性。示例性地，相邻两个第二子隔离结构GL21的上端之间的间隔D4可以为600nm、500nm、350nm等，本公开的实施例对此不再一一例举。
在一些实施例中，参阅图12和图13，半导体结构100还包括多个第一伪沟道结构DCH1。多个第一伪沟道结构DCH1位于第二栅隔离结构GL2与相邻两行导电结构40之间。第一伪沟道结构DCH1沿第三方向Z贯穿堆叠结构10。第一伪沟道结构DCH1起到为半导体结构100提供机械支撑的作用，能够增加连接区SS的结构强度，降低连接区SS产生形变的风险。
示例性地，多个第一伪沟道结构DCH1排列为两行，每行第一伪沟道结构DCH1包括沿第一方向X排布的多个第一伪沟道结构DCH1，两行第一伪沟道结构DCH1分别位于第二栅隔离结构GL2的两侧。
示例性地，第一伪沟道结构DCH1可以包括绝缘材料，绝缘材料比如可以是氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。
在一些实施例中，如图12和图15所示，半导体结构100还包括至少一个第三栅隔离结构GL3。至少一个第三栅隔离结构GL3位于存储区CA，沿第三方向Z贯穿堆叠结构10，且第三栅隔离结构GL3沿第一方向X延伸。
至少一个第三栅隔离结构GL3将存储区101划分为至少两个指存储区(Finger)102。示例性地，半导体结构100可以包括一个第三栅隔离结构GL3(如图12所示)或者两个第三栅隔离结构GL3(如图15所示)。相邻两个第三栅隔离结构GL3之间形成一个指存储区102，以及第三栅隔离结构GL3与相邻的第一栅隔离结构GL1之间指存储区102。
如图12所示，第二栅隔离结构GL2与第三栅隔离结构GL3之间具有间隔，以使在第二栅隔离结构GL2两侧形成的第一导电通道113，能够与存储区CA内的主体部111电连接，进而保证导电结构40能够与栅极层11中位于不同指存储区102内的部分电连接。
如图12和图15所示，半导体结构100包括的多个存储沟道结构20位于指存储区102内，且排列为多行。每个指存储区102包括4N行沟道结构；其中，N为大于或等于2的整数。示例性地，N可以为2、3或4等，也就是说，每个指存储区102内可以包括8行、12行或者16行存储沟道结构20。存储沟道结构20的结构如上文所述，此处不再赘述。
在一些实施例中，半导体结构100还包括顶部选择栅(Top Select Gate，简称TSG)SGD。示例性地，可以采用TSG Deck工艺，在堆叠结构10远离半导体层SL的一侧形成选择栅堆叠结构50，并通过选择栅堆叠结构50形成顶部选择栅SGD。
如图14所示，半导体结构100还包括选择栅堆叠结构50、多个半导体接触柱60和至少一个分隔结构70。
选择栅堆叠结构50设置于堆叠结构10上，示例性地，如图14所示，选择栅堆叠结构50可以设置于堆叠结构10远离半导体层SL的一侧。选择栅堆叠结构50包括层叠设置导体层51和第二介质层52，导体层51相较于第二介质层52更靠近堆叠结构10。当然，还可以在导体层51与堆叠结构10之间设置第五介质层53。
示例性地，第二介质层52可以设置于存储区CA和连接区SS，导体层51仅设置于存储区CA。导体层51的材料可以包括导电材料，导电材料比如可以是多晶硅，第二介质层52和第五介质层53的材料可以包括绝缘材料，比如，第二介质层52的材料可以是氮化硅，第五介质层53的材料可以是氧化硅。
多个半导体接触柱60贯穿选择栅堆叠结构50，一个半导体接触柱120与一个存储沟道结构20电连接。半导体接触柱120的材料可以包括半导体材料，半导体材料比如可以包括多晶硅。
分隔结构70沿第一方向X延伸，且沿第三方向Z贯穿选择栅堆叠结构50，以将导体层51分隔开。
在一些实施例中，在半导体结构100还包括选择栅堆叠结构50的情况下，如图7和图8所示，每个块区域101可以包括三个指存储区102，每个指存储区102包括十二行或十六行存储沟道结构20，这样，可以最大程度的增加存储区CA的存储密度。
在另一些实施例中，如图15和图16所示，可以在堆叠结构10的顶部形成顶部选择栅切槽(Top Select Gate，简称TSG CUT)，并在顶部选择栅切槽内填充绝缘材料，以形成顶部选择栅切割结构80。顶部选择栅切割结构80将堆叠结构10中远离半导体层SL的部分栅极层11分隔形成顶部选择栅SGD。
如图15和图16所示，半导体结构100还包括至少一行第二伪沟道结构DCH2和至少一个顶部选择栅切割结构80。
至少一行第二伪沟道结构DCH2位于存储区CA，且位于相邻两行存储沟道结构20之间。示例性地，第二伪沟道结构DCH2的上端与至少一层栅极层11具有间隔。
至少一个顶部选择栅切割结构80贯穿堆叠结构10顶部的至少一层栅极层11(图16中示例性地贯穿了堆叠结构10顶部的两层栅极层11)且一个顶部选择栅切割结构80在堆叠结构10的下表面上的正投影，与一行第二伪沟道结构DCH2在在堆叠结构10的下表面上的正投影至少部分重叠。其中，堆叠结构10的下表面是指堆叠结构10靠近半导体层SL的表面，该表面与X-Y平面平行。
示例性地，顶部选择栅切割结构80可以包括绝缘材料，比如，绝缘材料可以是氧化硅。顶部选择栅切割结构80的下端，可以与伪沟道结构72的上端相接触。
如图15所示，在半导体结构100还包括至少一行第二伪沟道结构DCH2和至少一个顶部选择栅切割结构80的情况下，每个块区域101可以包括四个指存储区102，每个指存储区102包括八行存储沟道结构20和一行第二伪沟道结构DCH2。沿第二方向Y，一行第二伪沟道结构DCH2的两侧，分别设置有四行存储沟道结构20，也就是说，第二伪沟道结构DCH2可以位于指存储区102沿第二方向的中间，这样，可以最大程度增加存储区CA的存储密度。
在一些实施例中，半导体结构100还可以包括多个第三伪沟道结构DCH3，多个第三伪沟道结构DCH3排列为多行，每行包括沿第一方向X设置的多个第三伪沟道结构DCH3。第三伪沟道结构DCH3可以设置于第一栅隔离结构GL1沿第二方向Y的两侧，也就是说，可以在第一栅隔离结构GL1沿第二方向Y的两侧分别设置一行第三伪沟道结构DCH3。
在一些实施例中，随着堆叠结构10包含的栅极层11和第一介质层12的层数的增加，堆叠结构10可以包括多个子堆叠结构10＇。示例性地，如图14所示，堆叠结构10可以包括两个子堆叠结构10＇，本公开的实施例对此不作具体限定。
图17为根据一些实施例的存储系统的框图。图18为根据另一些实施例的存储系统的框图。
本公开的一些实施例还提供了一种存储系统2000。如图17和图18所示，该存储系统2000包括控制器2100，和如上的一些实施例的三维存储器1000，控制器2100耦合至三维存储器1000，以控制三维存储器1000存储数据。
其中，存储系统2000可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(Universal Flash Storage，简称UFS)封装或嵌入式多媒体卡(Embedded Multi Media Card，简称eMMC)封装)中。也就是说，存储系统2000可以应用于并且封装到不同类型的电子产品中，例如，移动电话(例如手机)、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、游戏控制台、打印机、定位设备、可穿戴设备、智能传感器、移动电源、虚拟现实(Virtual Reality，简称VR)设备、增强现实(Augmented Reality，简称AR)设备或者其中具有储存器的任何其他合适的电子设备。
在一些实施例中，如图17所示，存储系统2000包括控制器2100和一个三维存储器1000，存储系统2000可以被集成到三维存储器卡中。
其中，三维存储器卡包括PC卡(PCMCIA，个人计算机三维存储器卡国际协会)、紧凑型闪存(Compact Flash，简称CF)卡、智能媒体(Smart Media，简称SM)卡、三维存储器、多媒体卡(Multimedia Card，简称MMC)、安全数码(Secure Digital Memory Card，简称SD)卡、UFS中的任一种。
在另一些实施例中，如图18所示，存储系统2000包括控制器2100和多个三维存储器1000，存储系统2000集成到固态硬盘(Solid State Drives，简称SSD)中。
在存储系统2000中，在一些实施例中，控制器2100被配置为用于在低占空比环境中操作，例如，SD卡、CF卡、通用串行总线(Universal Serial Bus，简称USB)闪存驱动器或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。
在另一些实施例中，控制器2100被配置为用于在高占空比环境SSD或eMMC中操作，SSD或eMMC用于智能电话、平板电脑、笔记本电脑等移动设备的数据储存器以及企业存储阵列。
在一些实施例中，控制器2100可以被配置为管理存储在三维存储器1000中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器2100还可以被配置为控制三维存储器1000的操作，例如读取、擦除和编程操作。在一些实施例中，控制器2100还可以被配置为管理关于存储在或要存储在三维存储器1000中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器2100还被配置为处理关于从三维存储器1000读取的或者被写入到三维存储器1000的数据的纠错码。
当然，控制器2100还可以执行任何其他合适的功能，例如格式化三维存储器1000；例如控制器2100可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。
需要说明的是，接口协议包括USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议中的至少一种。
本公开的一些实施例还提供了一种电子设备。电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。
电子设备可以包括上文所述的存储系统2000，还可以包括中央处理器CPU(Central Processing Unit，中央处理器)和缓存器(cache)等中的至少一种。
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
堆叠结构，包括交替设置的多层栅极层和多层第一介质层；
多条第一栅隔离结构，沿第一方向延伸，且所述多条第一栅隔离结构沿第二方向间隔排列；所述多条第一栅隔离结构将所述堆叠结构划分为至少一个块区域，所述块区域包括沿所述第一方向分布的存储区和连接区；所述第一方向与所述第二方向相垂直；
多个导电结构，位于所述连接区，每个导电结构与一层栅极层电连接，且不同导电结构与不同层栅极层电连接；任意相邻两个导电结构之间具有间隔，且至少两个导电结构的上端在参考面上的正投影至少部分重叠；所述参考面垂直于所述第二方向。
2.根据权利要求1所述的半导体结构，其特征在于，所述多个导电结构排列为多列，每列包括沿所述第二方向设置的至少两个导电结构；同一列的所述至少两个导电结构的上端在所述参考面上的正投影重叠。
3.根据权利要求2所述的半导体结构，其特征在于，位于同一列且相邻的两个导电结构的上端之间的间隔大于或等于500nm。
4.根据权利要求3所述的半导体结构，其特征在于，所述多个导电结构排列为至少两行，每行包括沿所述第一方向设置的至少两个导电结构；
所述半导体结构还包括：
第二栅隔离结构，位于相邻两行导电结构之间，沿所述第一方向延伸；所述第二栅隔离结构与所述相邻两行导电结构之间均具有间隔。
5.根据权利要求4所述的半导体结构，其特征在于，所述栅极层包括位于存储区的主体部，以及位于所述第二栅隔离结构两侧的两个第一导电通道，所述第一导电通道沿所述第一方向贯穿所述连接区，且与所述主体部电连接，所述导电结构与所述第一导电通道电连接。
6.根据权利要求4所述的半导体结构，其特征在于，所述第二栅隔离结构与所述相邻两行导电结构的上端之间的间隔大于或等于600nm；和/或，
沿所述第一方向，相邻两个导电结构的上端之间的间隔大于或等于500nm。
7.根据权利要求5所述的半导体结构，其特征在于，所述第二栅隔离结构包括多个第二子隔离结构，所述第二子隔离结构沿所述第一方向延伸，且相邻两个所述第二子隔离结构之间具有间隔；
所述栅极层还包括位于相邻两个所述第二子隔离结构之间的连接部，所述连接部与两个所述第一导电通道电连接。
8.根据权利要求7所述的半导体结构，其特征在于，沿所述第一方向，相邻两个第二子隔离结构的上端之间的间隔小于或等于600nm。
9.根据权利要求7所述的半导体结构，其特征在于，所述第二栅隔离结构沿所述第一方向贯穿所述连接区。
10.根据权利要求4～9中任一项所述的半导体结构，其特征在于，所述半导体结构还包括：
多个第一伪沟道结构，位于所述第二栅隔离结构与所述相邻两行导电结构之间。
11.根据权利要求4～9中任一项所述的半导体结构，其特征在于，所述半导体结构还包括：
至少一个第三栅隔离结构，位于所述存储区，且沿所述第一方向延伸；所述至少一个第三栅隔离结构将所述存储区划分为至少两个指存储区；
所述第二栅隔离结构与所述第三栅隔离结构之间具有间隔。
12.根据权利要求11所述的半导体结构，其特征在于，所述半导体结构还包括：
多个存储沟道结构，位于所述指存储区，所述多个存储沟道结构排列为多行，每个指存储区包括4N行沟道结构；其中，N为大于或等于2的整数；
选择栅堆叠结构，设置于所述堆叠结构上，包括层叠设置的导体层和第二介质层；
多个半导体接触柱，贯穿所述选择栅堆叠结构，一个半导体接触柱与一个所述存储沟道结构电连接。
13.根据权利要求12所述的半导体结构，其特征在于，每个块区域包括三个指存储区，每个指存储区包括十二行或十六行存储沟道结构。
14.根据权利要求11所述的半导体结构，其特征在于，所述半导体结构还包括：
多个存储沟道结构，位于所述指存储区，所述多个存储沟道结构排列为多行，每个指存储区包括4N行沟道结构；其中，N为大于或等于2的整数；
至少一行第二伪沟道结构，位于所述指存储区，且位于相邻两行存储沟道结构之间；
至少一个顶部选择栅切割结构，贯穿所述堆叠结构顶部的至少一层栅极层；一个顶部选择栅切割结构在所述堆叠结构的下表面上的正投影，与一行第二伪沟道结构在所述堆叠结构的下表面上的正投影至少部分重叠。
15.根据权利要求14所述的半导体结构，其特征在于，每个块区域包括四个指存储区，每个指存储区包括八行存储沟道结构和一行第二伪沟道结构；沿所述第二方向，所述一行第二伪沟道结构的两侧，分别设置有四行存储沟道结构。
16.根据权利要求1所述的半导体结构，其特征在于，所述导电结构包括：
第一部分，与所述栅极层同层设置且电连接；
第二部分，与所述第一部分相连，且向上贯穿所述堆叠结构，所述第二部分在所述第一部分上的正投影位于所述第一部分的范围内。
17.根据权利要求16所述的半导体结构，其特征在于，所述栅极层包括位于所述存储区的主体部，和位于所述第一栅隔离结构两侧的第二导电通道，所述第二导电通道沿所述第一方向延伸，且与所述主体部电连接，所述第一部分与所述第二导电通道电连接；
所述堆叠结构还包括多个介质图案，位于所述连接区，每个介质图案与一个栅极层同层设置，且所述介质图案位于两个所述第二导电通道之间。
18.一种三维存储器，其特征在于，包括：
如权利要求1～17中任一项所述的半导体结构；
外围器件，与所述半导体结构电连接。
19.一种存储系统，其特征在于，包括：
三维存储器，所述三维存储器为如权利要求18所述的三维存储器；
控制器，与所述三维存储器电连接，以控制所述三维存储器存储数据。
20.一种电子设备，其特征在于，包括如权利要求19所述的存储系统。
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