CN114121890A - 包括层叠的半导体芯片的半导体封装 - Google Patents

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Abstract

本申请涉及包括层叠的半导体芯片的半导体封装。一种半导体封装可包括：基层；第一半导体芯片，其设置在基层上方并与基层间隔开；第二半导体芯片层叠物，其设置在基层与第一半导体芯片之间，该第二半导体芯片层叠物包括在垂直方向上层叠的多个第二半导体芯片；桥管芯层叠物，其设置在基层与第一半导体芯片之间并且被设置为与第二半导体芯片层叠物间隔开，该桥管芯层叠物包括在垂直方向上层叠的多个桥管芯并且将第一半导体芯片和基层电连接以供电；以及垂直互连器，其设置在基层与第一半导体芯片之间并且被设置为与第二半导体芯片层叠物和桥管芯层叠物间隔开，该垂直互连器将第一半导体芯片和基层电连接以传输信号。

Description

包括层叠的半导体芯片的半导体封装
技术领域
本专利文献涉及半导体技术，更具体地，涉及一种多个半导体芯片在垂直方向上层叠的半导体封装。
背景技术
随着电子产品的尺寸不断变小，电子产品需要多功能和大容量数据处理。因此，越来越需要增加这些电子产品中使用的半导体装置的集成度。
然而，由于半导体集成技术的限制，难以仅利用单个半导体芯片满足所需功能，因此，已制造了嵌入有多个半导体芯片的半导体封装。
发明内容
在实施方式中，一种半导体封装可包括：基层；第一半导体芯片，其设置在基层上方并且与基层间隔开；第二半导体芯片层叠物，其设置在基层与第一半导体芯片之间，该第二半导体芯片层叠物包括在垂直方向上层叠的多个第二半导体芯片；桥管芯层叠物，其设置在基层与第一半导体芯片之间并且被设置为与第二半导体芯片层叠物间隔开，该桥管芯层叠物包括在垂直方向上层叠的多个桥管芯并且将第一半导体芯片和基层电连接以供电；以及垂直互连器，其设置在基层与第一半导体芯片之间并且被设置为与第二半导体芯片层叠物和桥管芯层叠物间隔开，该垂直互连器将第一半导体芯片和基层电连接以传输信号。
在另一实施方式中，一种半导体封装可包括：基层；第一半导体芯片，其设置在基层上方并且与基层间隔开；第二半导体芯片层叠物，其设置在基层与第一半导体芯片之间，该第二半导体芯片层叠物包括在垂直方向上层叠的多个第二半导体芯片；第一桥管芯层叠物，其设置在基层与第一半导体芯片之间并且被设置为与第二半导体芯片层叠物间隔开，该第一桥管芯层叠物包括在垂直方向上层叠的多个第一桥管芯并且将第一半导体芯片和基层电连接以供电；以及第二桥管芯层叠物，其设置在基层与第一半导体芯片之间并且被设置为与第二半导体芯片层叠物和第一桥管芯层叠物间隔开，该第二桥管芯层叠物包括在垂直方向上层叠的多个第二桥管芯并且将第一半导体芯片和基层电连接以传输信号，其中，第一桥管芯层叠物和第二桥管芯层叠物彼此不同。
在另一实施方式中，一种半导体封装可包括：基层；第一半导体芯片，其设置在基层上方并且与基层间隔开；第二半导体芯片层叠物，其设置在基层与第一半导体芯片之间，该第二半导体芯片层叠物包括在垂直方向上层叠的多个第二半导体芯片；第一互连器，其设置在基层与第一半导体芯片之间并且被设置为与第二半导体芯片层叠物间隔开，该第一互连器将第一半导体芯片和基层电连接以供电；以及第二互连器，其设置在基层与第一半导体芯片之间并且被设置为与第二半导体芯片层叠物和第一互连器间隔开，该第二互连器将第一半导体芯片和基层电连接以传输信号，其中，第一互连器的宽度和间距中的至少一个大于第二互连器的宽度和间距中的对应一个。
附图说明
图1是示意性地例示了根据本公开的实施方式的包括存储器系统的数据处理系统的示例的示图。
图2是例示了根据本公开的实施方式的半导体封装的横截面图。
图3是示意性地例示了根据本公开的实施方式的半导体芯片的形成工艺的示图。
图4是示意性地例示了根据本公开的实施方式的桥管芯的形成工艺的示图。
图5A至图5F是例示了根据本公开的实施方式的半导体封装的制造方法的横截面图。
图6是例示了根据本公开的另一实施方式的半导体封装的横截面图。
图7是例示了根据本公开的另一实施方式的半导体封装的横截面图。
图8示出例示了采用包括根据实施方式的半导体封装的存储卡的电子系统的框图。
图9示出例示了包括根据实施方式的半导体封装的另一电子系统的框图。
具体实施方式
以下，将参照附图详细描述本公开的各种实施方式。
附图未必按比例绘制。在一些情况下，附图中的至少一些结构的比例可能已被夸大，以便清楚地示出所描述的实施方式的特定特征。在以多层结构中的两个或更多个层呈现附图或描述中的特定示例时，如所示的这些层的相对定位关系或布置层的顺序反映了所描述或示出的示例的特定实现方式，不同的相对定位关系或布置层的顺序可能是可能的。另外，多层结构的所描述或示出的示例可能没有反映该特定多层结构中所存在的所有层(例如，两个所示层之间可存在一个或更多个附加层)。作为特定示例，当所描述或示出的多层结构中的第一层被称为在第二层“上”或“上方”或者在基板“上”或“上方”时，第一层可直接形成在第二层或基板上，但也可表示第一层和第二层或基板之间可存在一个或更多个其它中间层的结构。
在实施方式的以下描述中，当参数被称为“预定的”时，可旨在意指当在过程或算法中使用参数时预先确定参数的值。参数的值可在过程或算法开始时设定，或者可在执行过程或算法的时段期间设定。
将理解，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应由这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，在不脱离本公开的技术的情况下，一些实施方式中的第一元件在其它实施方式中可被称为第二元件。
此外，将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件或者可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。
图1是示意性地例示了根据本公开的实施方式的包括存储器系统的数据处理系统的示例的示图。
参照图1，数据处理系统100可包括主机110和存储器系统120。
主机110可包括诸如移动电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV和投影仪的各种有线和/或无线电子装置。另外，主机110可包括至少一个操作系统(OS)。该操作系统通常可管理和控制主机110的功能和操作，并且可响应于用户的请求使用数据处理系统100或存储器系统120来执行。
存储器系统120可响应于来自主机110的请求而执行各种操作。具体地，存储器系统120可存储由主机110访问的数据。即，存储器系统120可用作主机110的主存储器装置或辅助存储器装置。
存储器系统120可包括存储数据的存储器装置140以及控制存储器装置140的操作的逻辑装置130。
存储器装置140可存储由主机110访问的数据，并且可包括诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器、诸如NAND闪存、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)的非易失性存储器或其组合。
逻辑装置130可响应于来自主机110的请求而控制存储器装置140。作为示例，逻辑装置130可将从存储器装置140读取的数据提供给主机110，或者可将从主机110提供的数据存储在存储器装置140中。逻辑装置130可包括中央处理单元(CPU)、控制器、专用集成电路(ASIC)、应用处理器(AP)等。
更具体地，逻辑装置130可包括主机接口单元132、存储器接口单元134、处理器136等。
主机接口单元132可用于与主机110接口，并且可处理主机110的命令和数据。主机接口单元132可被实现为通过各种接口协议中的至少一种来与主机110通信。
存储器接口单元134可用于与存储器装置140接口，可生成控制信号，可将控制信号发送到存储器装置140，并且可基于处理器136(稍后描述)来处理数据。存储器接口单元134还可被实现为通过各种接口协议中的至少一种来与存储器装置140通信。
处理器136可控制存储器系统120的总体操作。例如，处理器136可响应于来自主机110的读/写/擦除请求对存储器装置140执行读/写/擦除操作。另选地，例如，处理器136可控制存储器装置140的各种后台操作。
尽管未示出，除了主机接口单元132、存储器接口单元134和处理器136之外，逻辑装置140还可包括用于执行所需的各种功能的单元，例如临时存储器装置、电源管理单元等。
此外，为了使逻辑装置130执行诸如从主机110接收命令或将数据传送至主机110的操作，可能需要登入装置130与主机110之间(具体地，主机接口单元132与主机110之间)的信号传输路径。该信号传输路径由箭头①指示。
另外，为了使逻辑装置130在处理器136的控制下访问存储器装置140并执行读/写/擦除操作，可能需要逻辑装置130与存储器装置140之间(具体地，存储器接口单元134与存储器装置140之间)的信号传输路径。该信号传输路径由箭头②指示。
另外，逻辑装置130操作可能需要电源。该电源可包括逻辑装置130所需的各种电平的电源电压或接地电压。因此，可能需要逻辑装置130与外部装置(未示出)之间的供电路径。该供电路径由箭头③指示。
另外，存储器装置140操作可能需要电源。该电源可包括存储器装置140所需的各种电平的电源电压或接地电压。因此，可能需要存储器装置140与外部装置(未示出)之间的供电路径。该供电路径由箭头④指示。
在上述数据处理系统100中，存储器装置140可被实现为一个或更多个存储器芯片，并且逻辑装置130可被实现为一个或更多个逻辑芯片。此外，具有存储器装置140和逻辑装置130的存储器系统120可被实现于一个封装中。即，存储器系统120可被实现为存储器芯片和逻辑芯片被集成在一个封装中的系统封装(SIP)。这将参照以下附图更详细地描述。
图2是例示了根据本公开的实施方式的半导体封装的横截面图。
参照图2，本实施方式的半导体封装可包括基层200、第一半导体芯片210、第二半导体芯片层叠物220、桥管芯层叠物230、垂直互连器240、模制层250和外部连接端子260。
基层200可包括第一表面200A和第二表面200B。第一表面200A可用于设置第一半导体芯片210、第二半导体芯片层叠物220、桥管芯层叠物230和垂直互连器240。第二表面200B可用于设置外部连接端子260，并且可位于第一表面200A的相对侧。尽管未示出，基层200可包括用于第二半导体芯片层叠物220与外部连接端子260之间、桥管芯层叠物230与外部连接端子260之间以及垂直互连器240与外部连接端子260之间的电连接的电路和/或布线结构。例如，基层200可包括用于半导体封装的基板，例如印刷电路板(PCB)、重分布层、插置物或其组合。另外，尽管未示出，与第二半导体芯片层叠物220、桥管芯层叠物230和垂直互连器240连接的焊盘可设置在基层200的第一表面200A上，并且与外部连接端子260连接的焊盘可设置在基层200的第二表面200B上。这些焊盘可以是基层200的电路和/或布线结构的部分。
第一半导体芯片210可设置在基层200的第一表面200A上方并与基层200的第一表面200A间隔开预定距离。尽管未示出，第一半导体芯片210可包括诸如硅的半导体主体以及形成在半导体主体中并具有各种功能的集成电路。集成电路可根据第一半导体芯片210的类型以各种方式实现。例如，当第二半导体芯片220-1、220-2、220-3和220-4(稍后描述)是存储器芯片时，第一半导体芯片210可以是用于控制存储器芯片的逻辑芯片。第一半导体芯片210可基本上对应于上述图1的逻辑装置130。
第一半导体芯片210可被设置为使得一个表面210A面向基层200的第一表面200A。这里，第一半导体芯片210的一个表面210A可以是设置有第一半导体芯片210的芯片焊盘212、213和214的有效表面。第一半导体芯片210的芯片焊盘212、213和214可包括电连接到第二半导体芯片层叠物220的第一芯片焊盘212、电连接到桥管芯层叠物230的第二芯片焊盘213和电连接到垂直互连器240的第三芯片焊盘214。
这里，第一芯片焊盘212可用于与第二半导体芯片层叠物220的信号传输，并且第三芯片焊盘214可用于与外部组件(未示出)的信号传输。在这种情况下，由于在第一半导体芯片210和第二半导体芯片层叠物220之间以及第一半导体芯片210和外部组件之间发送的输入/输出信号的数量非常大，所以多个第一芯片焊盘212和多个第三芯片焊盘214可相对密集地设置。换言之，第一芯片焊盘212之间的间隔和/或间距以及第三芯片焊盘214之间的间隔和/或间距可较小。作为参考，间距可指某一组件的中心与相邻组件的中心之间的距离。另一方面，第二芯片焊盘213可用于向第一半导体芯片210供电。由于与输入/输出信号的数量相比电力供应相对小，所以多个第二芯片焊盘213可相对稀疏地设置。换言之，第二芯片焊盘213之间的间隔和/或间距可较大。设置有第一芯片焊盘212的区域、设置有第二芯片焊盘213的区域以及设置有第三芯片焊盘214的区域可在水平方向上彼此间隔开。
第一半导体芯片210与基层200之间的空间可用于形成第二半导体芯片层叠物220、桥管芯层叠物230和垂直互连器240。因此，第一半导体芯片210可具有覆盖第二半导体芯片层叠物220、桥管芯层叠物230和垂直互连器240的较大平面面积。
第二半导体芯片层叠物220可设置在基层200的第一表面200A与第一半导体芯片210的一个表面210A之间。此外，第二半导体芯片层叠物220可与设置有第一芯片焊盘212的区域交叠以与第一芯片焊盘212连接。
第二半导体芯片层叠物220可包括在垂直方向上层叠的多个第二半导体芯片220-1、220-2、220-3和220-4。在本实施方式中，示出四个第二半导体芯片220-1、220-2、220-3和220-4层叠的情况。然而，本公开不限于此，包括在第二半导体芯片层叠物220中的第二半导体芯片的数量可按各种方式修改。
多个第二半导体芯片220-1、220-2、220-3和220-4中的每一个可包括通孔221、主体部分222和连接电极223。
主体部分222可具有面向第一半导体芯片210的第一表面222A以及位于第一表面222A的相对侧的第二表面222B。另外，尽管未示出，主体部分222可包括诸如硅的半导体主体以及在形成在半导体主体中的同时具有各种功能的集成电路。集成电路可基于第二半导体芯片220-1、220-2、220-3和220-4的类型不同地实现。例如，当第二半导体芯片220-1、220-2、220-3、220-4是存储器芯片时，集成电路可包括存储器阵列，该存储器阵列包括多个存储器单元。第二半导体芯片220-1、220-2、220-3和220-4可包括诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器或者诸如NAND闪存、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)的非易失性存储器。第二半导体芯片层叠物220可基本上对应于上述图1的存储器装置140。
通孔221可在垂直方向上延伸以穿透主体部分222，并且可具有柱形状。在垂直方向上，通孔221的一端可在与主体部分222的第一表面222A基本上相同的水平处暴露，并且通孔221的另一端可在与主体部分222的第二表面222B基本上相同的水平处暴露。当第二半导体芯片220-1、220-2、220-3和220-4中的每一个包括硅主体时，通孔221可包括TSV(硅通孔)。包括在第二半导体芯片220-1、220-2、220-3和220-4中的每一个中的多个通孔221的数量和布置方式可与第一芯片焊盘212的数量和布置方式基本上相同。因此，通孔221可相对密集地设置。由于通孔221相对密集地设置，所以通孔221可形成为具有相对小的宽度W1和间距P1。通孔221可包括诸如铜(Cu)、锡(Sn)、银(Ag)、钨(W)、镍(Ni)、钌(Ru)、钴(Co)的金属或该金属的化合物。
连接电极223可形成为在主体部分222的第一表面222A上连接到通孔221的一端。第二半导体芯片220-1、220-2、220-3和220-4的连接电极223可分别连接到第二半导体芯片220-2、220-3和220-4的通孔221以及直接位于其上方的第一半导体芯片210的第一芯片焊盘212。在本实施方式中，在垂直方向上，任一个连接电极223被示出为在直接接触通孔221的位于其下方的一端的同时直接接触通孔221的位于其上方的另一端。然而，本公开不限于此，连接电极223可通过形成在主体部分222的第一表面222A和/或第二表面222B上方的重分布层(未示出)电连接到通孔221。连接电极223的数量和布置方式可与通孔221的数量和布置方式和/或第一芯片焊盘212的数量和布置方式基本上相同。作为示例，该连接电极223可以是导电凸块。具体地，连接电极223可包括可接合到通孔221的焊料。然而，本公开不限于此，连接电极223可包括各种金属材料、焊料或其组合。另外，连接电极223可具有诸如柱形状、球形状或其组合的各种形状。
因此，通过通孔221和连接电极223，可进行多个第二半导体芯片220-1、220-2、220-3和220-4之间的电连接以及第二半导体芯片层叠物220与第一半导体芯片210之间的电连接。
桥管芯层叠物230可设置在基层200的第一表面200A与第一半导体芯片210的一个表面210A之间。此外，桥管芯层叠物230可与设置有第二芯片焊盘213的区域交叠以与第二芯片焊盘213连接。在水平方向上，桥管芯层叠物230可设置在第二半导体芯片层叠物220的一侧并与第二半导体芯片层叠物220间隔开预定距离。
桥管芯层叠物230可包括在垂直方向上层叠的多个桥管芯230-1、230-2、230-3和230-4。在本实施方式中，层叠了四个桥管芯230-1、230-2、230-3和230-4。然而，本公开不限于此，包括在桥管芯层叠物230中的桥管芯可按各种方式修改。此外，在本实施方式中，桥管芯230-1、230-2、230-3和230-4的数量可与第二半导体芯片220-1、220-2、220-3和220-4的数量相同，并且桥管芯230-1、230-2、230-3和230-4中的每一个在垂直方向上的厚度可与第二半导体芯片220-1、220-2、220-3和220-4中的每一个的厚度基本上相同。具体地，桥管芯230-1、230-2、230-3和230-4中的每一个的主体部分232和连接电极233的厚度可与第二半导体芯片220-1、220-2、220-3和220-4中的每一个的主体部分222和连接电极223的厚度基本上相同。然而，桥管芯230-1、230-2、230-3和230-4的数量、桥管芯230-1、230-2、230-3和230-4中的每一个的厚度、主体部分232的厚度和连接电极233的厚度可具有各种值，而与第二半导体芯片220-1、220-2、220-3和220-4的数量、第二半导体芯片220-1、220-2、220-3和220-4中的每一个的厚度、主体部分222的厚度和连接电极223的厚度无关。然而，桥管芯层叠物230的厚度可与第二半导体芯片层叠物220的厚度基本上相同(参见T1)。
多个桥管芯230-1、230-2、230-3和230-4中的每一个可包括导电柱231、绝缘主体232和连接电极233。
绝缘主体232可具有面向第一半导体芯片210的第一表面232A以及位于第一表面232A的相对侧的第二表面232B。绝缘主体232可仅用于提供要形成导电柱231的空间。因此，与上述主体部分222不同，绝缘主体232中可能不包括诸如集成电路的电组件。即，绝缘主体232可仅包括绝缘材料。在本实施方式中，绝缘主体232可包括诸如EMC(环氧模塑料)的模制材料。原因是要通过围绕导电柱231的侧壁来以相对大的宽度W2牢固地支撑导电柱231。然而，本公开不限于此，绝缘主体232可包括各种绝缘材料。
导电柱231可在垂直方向上延伸以穿透绝缘主体232。包括在桥管芯230-1、230-2、230-3和230-4中的每一个中的导电柱231的数量和布置方式可与第二芯片焊盘213的数量和布置方式基本上相同。因此，导电柱231可相对稀疏地设置。在垂直方向上，导电柱231的一端可在与绝缘主体232的第一表面232A基本上相同的水平处暴露，导电柱231的另一端可在与绝缘主体232的第二表面232B基本上相同的水平处暴露。导电柱231可包括诸如铜(Cu)、锡(Sn)、银(Ag)、钨(W)、镍(Ni)、钌(Ru)、钴(Co)的金属或该金属的化合物。
这里，导电柱231在水平方向上的宽度W2和间距P2可大于上述通孔221的宽度W1和间距P1和/或稍后描述的垂直互连器240的宽度W3和间距P3。由于导电柱231与通孔221和/或垂直互连器240相比相对稀疏地设置，因此具有较大间距P2，所以可增加导电柱231的宽度W2。这是因为即使在一定程度上增加导电柱231的宽度W2，也不会发生相邻导电柱231之间的电短路。增加导电柱231的宽度W2的原因是为了向第一半导体芯片210稳定地供电。这将稍后更详细地描述。
连接电极233可形成为在绝缘主体232的第一表面222A上连接到导电柱231的一端。多个桥管芯230-1、230-2、230-3和230-4的连接电极233可分别连接到桥管芯230-2、230-3和230-4的导电柱231以及直接位于其上方的第一半导体芯片210的第二芯片焊盘213。作为示例，连接电极233可以是导电凸块。具体地，连接电极233可包括能够接合到导电柱231的焊料。然而，本公开不限于此，连接电极233可包括各种金属材料、焊料或其组合。另外，连接电极233可具有诸如柱形状、球形状或其组合的各种形状。由于导电柱231在水平方向上的宽度W2大于通孔221的宽度W1，考虑到这一点，连接电极233在水平方向上的宽度可大于第二半导体芯片220-1、220-2、220-3和220-4的连接电极223的宽度。
因此，通过导电柱231和连接电极233，可进行多个桥管芯230-1、230-2、230-3和230-4之间的电连接以及桥管芯层叠物230与第一半导体芯片210之间的电连接。
垂直互连器240可设置在基层200的第一表面200A与第一半导体芯片210的一个表面210A之间。此外，垂直互连器240可具有连接到第三芯片焊盘214的一端，并且可在垂直方向上朝着基层200延伸。在水平方向上，垂直互连器240可被设置为与第二半导体芯片层叠物220和桥管芯层叠物230间隔开预定距离。在本实施方式中，示出垂直互连器240位于桥管芯层叠物230的相对侧并且第二半导体芯片层叠物220位于垂直互连器240与桥管芯层叠物230之间，但是本公开不限于此。可考虑设置第一半导体芯片210的芯片焊盘212、213和214的区域的位置来确定第二半导体芯片层叠物220、桥管芯层叠物230和垂直互连器240的位置。
垂直互连器240的数量和布置方式可与第三芯片焊盘214的数量和布置方式基本上相同。因此，垂直互连器240可相对密集地设置。由于垂直互连器240相对密集地设置，所以垂直互连器240可形成为具有相对小的宽度W3和间距P3。垂直互连器240可以是垂直接合引线。
垂直互连器240在垂直方向上的长度可与第二半导体芯片层叠物220的厚度和/或桥管芯层叠物230的厚度基本上相同(参见T1)。
此外，上述第二半导体芯片层叠物220、桥管芯层叠物230和垂直互连器240可与第一半导体芯片210的一个表面210A接触，但是可与基层200的第一表面200A间隔开预定距离。因此，可在基层200的第一表面200A与第二半导体芯片层叠物220、桥管芯层叠物230和垂直互连器240中的每一个之间进一步形成附加连接电极225、235和245，以用于将它们彼此电连接。第二半导体芯片层叠物220与基层200之间的连接电极225将被称为第一附加连接电极225。桥管芯层叠物230与基层200之间的连接电极235将被称为第二附加连接电极235。垂直互连器240与基层200之间的连接电极245将被称为第三附加连接电极245。第一附加连接电极225、第二附加连接电极235和第三附加连接电极245可具有基本上相同的厚度(参见T0)。
第一附加连接电极225可连接到最靠近基层200的第二半导体芯片220-4的通孔221的另一端和基层200的第一表面200A。第二附加连接电极235可连接到最靠近基层200的桥管芯230-4的导电柱231的另一端和基层200的第一表面200A。第三附加连接电极245可连接到垂直互连器240的另一端和基层200的第一表面200A。结果，第二半导体芯片层叠物220可通过第一附加连接电极225电连接到基层200。桥管芯层叠物230可通过第二附加连接电极235电连接到基层200。垂直互连器240可通过第三附加连接电极245电连接到基层200。然而，本公开不限于此，第一附加连接电极225、第二附加连接电极235和第三附加连接电极245可被省略。在这种情况下，通孔221的另一端、导电柱231的另一端和垂直互连器240的另一端可直接接触基层200的第一表面200A，因此可进行第二半导体芯片层叠物与基层200之间、桥管芯层叠物230与基层200之间以及垂直互连器240与基层200之间的电连接。
模制层250可设置在基层200与第一半导体芯片210之间，并且可围绕第二半导体芯片层叠物220、桥管芯层叠物230和垂直互连器240的侧壁以将它们模制。模制层250可包括诸如EMC的模制材料。模制层250可由与桥管芯230-1、230-2、230-3和230-4的绝缘主体232相同的材料形成。模制层250可包括与第一半导体芯片210的一个表面210A接触的第一表面250A以及位于第一表面250A的相对侧的第二表面250B。第二表面250B可位于与最靠近基层200的第二半导体芯片220-4的主体部分222的第二表面222B、最靠近基层200的桥管芯230-4的绝缘主体232的第二表面232B以及垂直互连器240的另一端基本上相同的水平处以暴露它们。因此，第一至第三附加连接电极225、235和245可不被模制层250覆盖。在这种情况下，可利用底充材料(未示出)等进一步填充基层200与模制层250之间的空间以及第一至第三附加连接电极225、235和245之间的空间。然而，本公开不限于此，模制层250可填充基层200和第一半导体芯片210之间的整个空间。
本实施方式的半导体封装中的信号传输路径和供电路径将描述如下。
首先，可通过用于外部信号传输的外部连接端子260、基层200、第三附加连接电极245和垂直互连器240来执行第一半导体芯片210与外部组件(未示出)(例如，主机)之间的信号传输。当第一半导体芯片210对应于上述图1的逻辑装置130时，这种信号传输路径可对应于图1的箭头①。
接下来，可通过通孔221和连接电极223执行第一半导体芯片210与第二半导体芯片层叠物220之间的信号传输。当第一半导体芯片210和第二半导体芯片层叠物220分别对应于图1的逻辑装置130和存储器装置140时，这种信号传输路径可对应于图1的箭头②。
接下来，可通过用于供电的外部连接端子260、基层200、第二附加连接电极235、导电柱231和连接电极233执行向第一半导体芯片210的供电。当第一半导体芯片210对应于上述图1的逻辑装置130时，这种供电路径可对应于图1的箭头③。
接下来，可通过用于供电的外部连接端子260、基层200、第一附加连接电极225、通孔221和连接电极223执行向第二半导体芯片层叠物220的供电。当第二半导体芯片层叠物220对应于上述图1的存储器装置140时，这种供电路径可对应于图1的箭头④。
根据上述半导体封装，可发生以下效果。
当第一半导体芯片210是逻辑芯片时，其可包括消耗大量电力的逻辑电路，因此，其可具有高发热特性。然而，当第一半导体芯片210如本实施方式中一样被设置在半导体封装的最上部时，所生成的热可容易地向上逃逸，因此可解决这种发热问题。
然而，当第一半导体芯片210被设置在最上部时，到基层200的距离可增加。因此，向第一半导体芯片210的供电可能成问题。然而，通过如本实施方式中一样使用具有宽度W2相对大的导电柱231的桥管芯层叠物230向第一半导体芯片210供电，供电路径的电阻可减小，并且可防止供电路径被高电流切断的熔断现象。即，可平稳地向第一半导体芯片210供电。
这里，由于向第一半导体芯片210供电的第二芯片焊盘213相对稀疏地形成并且它们之间的间隙较大，所以可仅增加导电柱231的宽度W2。另一方面，由于用于向第一半导体芯片210的信号传输的第三芯片焊盘214相对密集地形成，所以可将第三芯片焊盘214连接到具有较小宽度W3的垂直互连器240。换言之，通过不对称地形成到第一半导体芯片210的信号传输路径和供电路径，可容易地向第一半导体芯片210供电而不会改变第一半导体芯片210的芯片焊盘212、213和214的布置方式。
此外，当模制材料用作围绕导电柱231的绝缘主体232时，可牢固地支撑导电柱231，并且可容易地执行稍后描述的平坦化工艺(参见图5D)。关于平坦化工艺，将在相关部分中更详细地描述。
在上述半导体封装中，描述了第一半导体芯片210是逻辑芯片并且第二半导体芯片220-1、220-2、220-3和220-4是存储器芯片的情况。然而，本公开不限于此。如果与第二半导体芯片220-1、220-2、220-3和220-4相比，第一半导体芯片210具有更大的平坦面积并且在操作期间消耗更多的电力和/或生成更多的热，可应用本公开。
另外，在上述半导体封装中，可使用具有相对大的宽度的导电柱231和连接电极233来形成到第一半导体芯片210的供电路径，并且可使用具有相对小的宽度的垂直互连器240来形成第一半导体芯片210的信号传输路径。然而，本公开不限于此。如果用于向第一半导体芯片210供电的第一互连器的宽度大于用于第一半导体芯片210的信号传输的第二互连器的宽度，则第一互连器和第二互连器的结构、形状等可按各种方式修改。在本实施方式中，桥管芯层叠物230中在垂直方向上连接的导电柱231和连接电极233的层叠结构可对应于第一互连器，并且垂直互连器240可对应于第二互连器。另一方面，在稍后描述的图6的实施方式中，第一桥管芯层叠物630中在垂直方向上连接的导电柱631和连接电极633可对应于第一互连器，并且第二桥管芯层叠物640中在垂直方向上连接的通孔641和连接电极643可对应于第二互连器。
图3是示意性地例示了根据本公开的实施方式的半导体芯片的形成工艺的示图。图3的工艺可用于形成图2的第二半导体芯片220-1、220-2、220-3和220-4中的任一个。
参照图3，在步骤(A)中，可通过蚀刻半导体主体310来形成孔315。孔315可从半导体主体310的第一表面311到第二表面312形成至预定深度。在这种情况下，孔315的深度可小于半导体主体310的厚度。另外，由于通过蚀刻半导体主体310来形成孔315，所以可减小孔315的宽度以及孔315之间的间隙。即，可形成具有精细间距的孔315。半导体主体310可由诸如硅的半导体材料形成，并且其中可包括集成电路(未示出)。
随后，在步骤(B)中，可沿着具有孔315的半导体主体310的第一表面311形成绝缘层320，然后可在绝缘层320上方形成具有足够厚度以填充孔315的导电层330。绝缘层320可用于在导电层330和半导体主体310之间进行绝缘，并且可包括诸如氧化硅、氮化硅或其组合的各种绝缘材料。导电层330可用于形成通孔，并且可包括各种导电材料，例如，诸如铜(Cu)、锡(Sn)、银(Ag)、钨(W)、镍(Ni)、钌(Ru)和钴(Co)的金属或该金属的化合物。
随后，在步骤(C)中，可执行平坦化工艺以使得半导体主体310的第一表面311暴露。例如，平坦化工艺可包括化学机械抛光(CMP)工艺。结果，可形成填充在孔315中的绝缘层图案320A和导电层图案330A。导电层图案330A可具有柱形状，并且导电层图案330A的侧表面和底表面可由绝缘层图案320A围绕。
随后，在步骤(D)中，可使用粘合材料340将载体基板350附接到半导体主体310的第一表面311，然后可将半导体主体310翻转。结果，半导体主体310的第一表面311和第二表面312的上下位置可颠倒。即，在此步骤中，第一表面311可位于第二表面312下方。
随后，可对第二表面312执行减薄工艺直至虚线所示的高度。减薄工艺可通过磨削、CMP、蚀刻等来执行。
随后，可执行剥离以去除载体基板350。
在步骤(E)中示出执行减薄工艺并去除了载体基板350的所得结构。在步骤(E)中，厚度减小的半导体主体310A可具有第一表面311和最终第二表面312A。最终导电层图案330B可穿透半导体主体310A，并且可具有分别在第一表面311和最终第二表面312A处暴露的一端和另一端。最终绝缘层图案320B可被插置在最终导电层图案330B和半导体主体310A之间，同时围绕最终导电层图案330B的侧壁。
随后，在步骤(F)中，可形成连接到最终导电层图案330B的一端的连接电极360。因此，可形成半导体芯片。
具有第一表面311和最终第二表面312A的半导体主体310A、最终导电层图案330B和连接电极360可分别对应于具有第二半导体芯片220-1、220-2、220-3和220-4的第一表面222A和第二表面222B的主体部分222、通孔221和连接电极223。尽管图2中未示出，第二半导体芯片220-1、220-2、220-3和220-4中的每一个还可包括与最终绝缘层图案320B对应的组件。
图4是示意性地例示了根据本公开的实施方式的桥管芯的形成工艺的示图。图4的工艺可用于形成图2的桥管芯230-1、230-2、230-3和230-4中的任一个。
参照图4，在步骤(A)中，可在形成有粘合材料420的载体基板410上方形成导电柱430。
随后，在步骤(B)中，可在载体基板410上形成绝缘层440至覆盖导电柱430的厚度。作为示例，绝缘层440可以是诸如EMC的模制材料。
随后，在步骤(C)中，可对绝缘层440执行平坦化工艺，以使得导电柱430的上表面暴露。当绝缘层440包括模制材料时，可通过磨削模制材料来执行平坦化工艺。结果，可形成填充在导电柱430之间并围绕导电柱430的侧壁的绝缘层图案440A。
随后，在步骤(D)中，可通过执行剥离来去除载体基板410。
随后，在步骤(E)中，可切割步骤(D)中的工艺的所得结构以分割成多个管芯。可对绝缘层图案440A执行切割，并且切割的绝缘层图案440A在下面由标号440B指示。在这种情况下，各个管芯可包括所需数量/阵列的导电柱430和绝缘层图案440B，绝缘层图案440B围绕导电柱430。
随后，在步骤(F)中，可形成连接到各个管芯的导电柱430的一端的连接电极450。因此，可形成桥管芯。
本实施方式的桥管芯的绝缘层图案440B、导电柱430和连接电极450可分别对应于图2的桥管芯230-1、230-2、230-3和230-4的绝缘主体232、导电柱231和连接电极233。
图5A至图5F是示出根据本公开的实施方式的半导体封装的制造方法的横截面图。图5A至图5F的工艺可用于形成与图2的半导体封装相同/相似的半导体封装。将省略与上述实施方式基本上相同的部分的详细描述。
参照图5A，可提供第一半导体芯片510。第一半导体芯片510可被设置为使得设置有第一至第三芯片焊盘512、513和514的一个表面510A面向上。即，第一半导体芯片510可按面向上的状态设置。
随后，可在第一半导体芯片510的一个表面510A上方垂直层叠多个第二半导体芯片520-1、520-2、520-3和520-4以形成第二半导体芯片层叠物520。在这种情况下，除了最远离第一半导体芯片510的第二半导体芯片520-4之外，剩余第二半导体芯片520-1、520-2和520-3中的每一个可在执行直至上述图3的步骤(F)的状态下层叠。另一方面，最远离第一半导体芯片510的第二半导体芯片520-4可在执行直至图3的步骤(E)的状态下层叠在剩余第二半导体芯片520-1、520-2和520-3上方。然而，本公开不限于此，第二半导体芯片520-4也可在执行直至图3的步骤(F)的状态下层叠。即，第二半导体芯片520-4可与剩余第二半导体芯片520-1、520-2和520-3中的每一个相同。
多个第二半导体芯片520-1、520-2、520-3和520-4中的每一个可包括：主体部分522，其具有第一表面522A和第二表面522B，第二表面522B在第一表面522A的相对侧；通孔521，其穿透主体部分522；以及连接电极523，其在主体部分522的第一表面522A上连接到通孔521的一端。主体部分522的第一表面522A可被设置为面向第一半导体芯片510的一个表面510A。连接电极523可被设置为连接到沿垂直方向位于其下方和上方的通孔521并将它们彼此连接。此外，最靠近第一半导体芯片510的第二半导体芯片520-1的连接电极523可被设置为连接到第一芯片焊盘512。
参照图5B，可在第一半导体芯片510的一个表面510A上方垂直地层叠多个桥管芯530-1、530-2、530-3和530-4以形成桥管芯层叠物530。多个桥管芯530-1、530-2、530-3和530-4中的每一个可通过上述图4的工艺来形成。
多个桥管芯530-1、530-2、530-3和530-4中的每一个可包括：绝缘主体532，其具有第一表面532A和第二表面532B，第二表面532B在第一表面532A的相对侧；导电柱531，其穿透绝缘主体532；以及连接电极533，其在绝缘主体532的第一表面532A上连接到导电柱531的一端。绝缘主体532的第一表面532A可被设置为面向第一半导体芯片510的一个表面510A。连接电极533可被设置为连接到沿垂直方向位于其下方和上方的导电柱531并将它们连接。此外，最靠近第一半导体芯片510的桥管芯530-1的连接电极533可被设置为连接到第二芯片焊盘513。
在本实施方式中，示出了桥管芯层叠物530的厚度大于第二半导体芯片层叠物520的厚度的情况。然而，本公开不限于此，桥管芯层叠物530的厚度可大于或等于第二半导体芯片层叠物520的厚度。
另外，可在第一半导体芯片510的一个表面510A上方形成在垂直方向上延伸的垂直互连器540。垂直互连器540的一端可连接到第三芯片焊盘514。
当垂直互连器540是垂直接合引线时，形成垂直互连器540的方法将简要描述如下。首先，可使用引线接合机(未示出)将引线的一端接合到第三芯片焊盘514。引线可包括诸如金、银、铜、铂或其合金的金属，其可通过超声能量和/或热被焊接到第三芯片焊盘514。随后，可使用引线接合机在垂直方向上将接合的引线远离第一半导体芯片210(例如，从下到上)拉动。然后，当引线延伸至期望的长度时，可切割引线。因此，可形成垂直互连器540，其一端接合到第三芯片焊盘514并且另一端距第一半导体芯片510的一个表面510A位于预定高度处。在本实施方式中，示出垂直互连器540的另一端的高度大于第二半导体芯片层叠物520的高度的情况。即，示出垂直互连器540在垂直方向上的长度大于第二半导体芯片层叠物520的厚度的情况。然而，本公开不限于此，垂直互连器540的长度可大于或等于第二半导体芯片层叠物520的厚度。
图5A的形成第二半导体芯片层叠物520的工艺、图5B的形成桥管芯层叠物530的工艺和形成垂直互连器540的工艺可按任何顺序执行。
参照图5C，可在第一半导体芯片510的一个表面510A上方以足以覆盖第二半导体芯片层叠物520、桥管芯层叠物530和垂直互连器540的厚度形成模制层550。
参照图5D，可执行平坦化工艺(例如，磨削)，直至距第一半导体芯片510最远的第二半导体芯片520-4的通孔521暴露。当桥管芯层叠物530的绝缘主体532由与模制层550相同的材料形成时，可更容易地执行磨削。
通过平坦化工艺，可形成最终第二半导体芯片520-4’和具有最终第二半导体芯片520-4’的最终第二半导体芯片层叠物520’。最终第二半导体芯片520-4’可具有减小超过第二半导体芯片520-4的厚度的厚度，并且最终第二半导体芯片520-4’中的通孔521的两端可暴露。另外，可形成最终桥管芯530-4’和具有最终桥管芯530-4’的最终桥管芯层叠物530’。最终桥管芯530-4’可具有减小超过桥管芯530-4的厚度的厚度。另外，可形成垂直方向上的长度减小的最终垂直互连器540’。另外，可形成厚度减小的最终模制层550’。
通过该工艺，最终第二半导体芯片层叠物520’、最终桥管芯层叠物530’、最终垂直互连器540’和最终模制层550’可具有相同的厚度。
参照图5E，图5D的工艺的所得结构可旋转180度。结果，图5D的所得结构的顶部、底部、左侧和右侧可改变。
另外，可在通过最终模制层550’暴露的最终第二半导体芯片层叠物520’的通孔521的另一端上形成第一附加连接电极525以与之连接。另外，可在通过最终模制层550暴露的最终桥管芯层叠物530’的导电柱531的另一端上形成第二附加连接电极535以与之连接。另外，可在通过最终模制层550’暴露的最终垂直互连器540’的另一端上形成第三附加连接电极545以与之连接。
参照图5F，第一至第三附加连接电极525、535和545可连接到基层500的第一表面500A。另外，可形成连接到基层500的第二表面500B的外部连接端子560。
因此，如图5F所示，可获得最终第二半导体芯片层叠物520’、最终桥管芯层叠物530’、最终垂直互连器540’和最终模制层550’形成在基层500的第一表面500A上方并且第一半导体芯片510层叠在其上的结构。
图6是例示了根据本公开的另一实施方式的半导体封装的横截面图。将省略与图2的实施方式基本上相同的部分的详细描述。
参照图6，本实施方式的半导体封装可包括基层600、第一半导体芯片610、第二半导体芯片层叠物620、第一桥管芯层叠物630、第二桥管芯层叠物640、模制层650和外部连接端子660。
基层600可与图2的实施方式的基层200基本上相同。第二半导体芯片层叠物620、第一桥管芯层叠物630和第二桥管芯层叠物640可设置在基层600的第一表面600A上方，并且外部连接端子660可设置在基层600的第二表面600B上方。
第一半导体芯片610可设置在第二半导体芯片层叠物620、第一桥管芯层叠物630和第二桥管芯层叠物640上方。第一半导体芯片610可与图2的第一半导体芯片210基本上相同。
第二半导体芯片层叠物620可包括在垂直方向上层叠的多个第二半导体芯片620-1、620-2、620-3和620-4。多个第二半导体芯片620-1、620-2、620-3和620-4中的每一个可包括具有第一表面622A和第二表面622B的主体部分622、通孔621以及连接电极623。第二半导体芯片层叠物620可通过最上连接电极623连接到设置在第一半导体芯片610的一个表面610A上的第一芯片焊盘612，并且可通过连接到最下通孔612的第一附加连接电极625连接到基层200。第二半导体芯片层叠物620可与图2的半导体芯片层叠物220基本上相同。
第一桥管芯层叠物630可包括在垂直方向上层叠的多个第一桥管芯630-1、630-2、630-3和630-4。多个第一桥管芯630-1、630-2、630-3和630-4中的每一个可包括具有第一表面632A和第二表面632B的绝缘主体632、导电柱631和连接电极633。第一桥管芯层叠物630可通过最上连接电极633连接到设置在第一半导体芯片610的一个表面610A上的第二芯片焊盘613，并且可通过连接到最下导电柱631的第二附加连接电极635连接到基层200。第一桥管芯层叠物630可与图2的桥管芯层叠物230基本上相同。
第二桥管芯层叠物640可包括在垂直方向上层叠的多个第二桥管芯640-1、640-2、640-3和640-4。多个第二桥管芯640-1、640-2、640-3和640-4中的每一个可包括具有第一表面642A和第二表面642B的半导体主体642、通孔641和连接电极643。第二桥管芯层叠物640可通过最上连接电极643连接到设置在第一半导体芯片610的一个表面610A上的第三芯片焊盘614，并且可通过连接到最下通孔641的第四附加连接电极645连接到基层200。第二桥管芯层叠物640可以是代替图2的垂直互连器240使用的结构，并且将在下面更详细地描述。
半导体主体642可仅用于提供要形成通孔641的空间。因此，与上述主体部分622不同，半导体主体642中可能不包括诸如集成电路的电组件。即，半导体主体642可仅包括诸如硅的半导体材料。
通孔641可穿透半导体主体642。通孔641可形成为具有与上述垂直互连器240相似的较小宽度和较小间距。由于使用与上述图3的工艺相似的工艺来形成通孔641，所以可形成具有较小宽度和较小间距的通孔641。当半导体主体642包括硅时，通孔641可以是TSV。尽管未示出，绝缘材料可被插置在通孔641和半导体主体642之间。
连接电极643可连接到通孔641的一端并且可包括导电凸块。
根据本实施方式的半导体封装，第一半导体芯片610与外部组件(未示出)之间的信号传输路径可经过外部连接端子640、基层600、第三附加连接电极645、通孔641和连接电极643。
在本实施方式的情况下，可获得图2的实施方式的所有效果。
此外，可使用具有较小宽度的通孔641来减小由通孔641、半导体主体642以及它们之间的绝缘层(未示出)生成的电容。这是因为该电容与通孔641和半导体主体642之间的接触面积成比例。如果电容减小，则可有利于高速信号传输。
图7是例示了根据本公开的另一实施方式的半导体封装的横截面图。在图7的半导体封装中，向图2的半导体封装的组件添加散热构件。与图2的实施方式中相同的部分由相同的标号表示，并且省略其描述。
参照图7，可在图2的结构的整个表面上方进一步形成散热构件700。即，可沿着基层200的第一表面200A、模制层250的侧表面以及第一半导体芯片210的侧表面和上表面形成散热构件700。
散热构件700可包括具有高导热性的材料，例如诸如银(Ag)、铝(Al)、铜(Cu)、铂(Au)、锌(Zn)、镍(Ni)和铁(Fe)的金属或该金属的化合物。尽管未示出，具有粘合性质的界面材料(例如，热界面材料(TIM))可被插置在散热构件700与图2的结构之间。
在本实施方式的情况下，由于从第一半导体芯片210生成的热通过第一半导体芯片210的侧表面和上表面排放到外部，所以第一半导体芯片210的散热特性可进一步改进。
此外，散热构件700的形状不限于所示的形状，可在与第一半导体芯片210的上表面的至少一部分接触的同时具有各种形状。
此外，尽管未示出，散热构件700也可形成在图6的结构的整个表面上方。即，可沿着基层600的第一表面600A、模制层650的侧表面以及第一半导体芯片610的侧表面和上表面形成散热构件700。
根据本公开的上述实施方式，可提供一种能够改进散热特性并方便供电的半导体封装。
图8示出例示了包括采用根据实施方式的半导体封装中的至少一个的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810以及存储控制器7820。存储器7810和存储控制器7820可存储数据或读出所存储的数据。存储器7810和存储控制器7820中的至少一个可包括根据所描述的实施方式的半导体封装中的至少一个。
存储器7810可包括应用了本公开的实施方式的技术的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求，读出所存储的数据或者存储数据。
图9示出例示了包括根据所描述的实施方式的半导体封装中的至少一个的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可通过提供数据移动的路径的总线8715彼此联接。
在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可包括根据本公开的实施方式的半导体封装中的一个或更多个。输入/输出装置8712可包括选自键区、键盘、显示装置、触摸屏等中的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711执行的数据和/或命令等。
存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。
电子系统8710还可包括被配置为向通信网络发送数据以及从通信网络接收数据的接口8714。接口8714可为有线或无线型。例如，接口8714可包括天线或者有线或无线收发器。
电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一个。
如果电子系统8710表示能够执行无线通信的设备，则电子系统8710可用在使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的技术的通信系统中。
尽管出于例示性目的描述了各种实施方式，但对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求中限定的本教导的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本申请要求2020年8月31日提交的韩国专利申请No.10-2020-0110138的优先权，其整体通过引用并入本文。

Claims (22)

1.一种半导体封装，该半导体封装包括：
基层；
第一半导体芯片，该第一半导体芯片设置在所述基层上方并且与所述基层间隔开；
第二半导体芯片层叠物，该第二半导体芯片层叠物设置在所述基层与所述第一半导体芯片之间，该第二半导体芯片层叠物包括在垂直方向上层叠的多个第二半导体芯片；
桥管芯层叠物，该桥管芯层叠物设置在所述基层与所述第一半导体芯片之间并且被设置为与所述第二半导体芯片层叠物间隔开，该桥管芯层叠物包括在所述垂直方向上层叠的多个桥管芯并且该桥管芯层叠物将所述第一半导体芯片和所述基层电连接以供电；以及
垂直互连器，该垂直互连器设置在所述基层与所述第一半导体芯片之间并且被设置为与所述第二半导体芯片层叠物和所述桥管芯层叠物间隔开，该垂直互连器将所述第一半导体芯片和所述基层电连接以传输信号。
2.根据权利要求1所述的半导体封装，其中，所述多个桥管芯中的每一个包括：
绝缘主体；
穿透所述绝缘主体的导电柱；以及
连接到所述导电柱的一端的第一连接电极，
其中，所述导电柱的宽度大于所述垂直互连器的宽度。
3.根据权利要求2所述的半导体封装，其中，所述导电柱的间距大于所述垂直互连器的间距。
4.根据权利要求2所述的半导体封装，其中，所述绝缘主体包括模制材料。
5.根据权利要求1所述的半导体封装，其中，所述垂直互连器包括垂直接合引线。
6.根据权利要求2所述的半导体封装，其中，所述多个第二半导体芯片中的每一个包括：
包括半导体材料和电路结构在内的主体部分；
穿透所述主体部分的通孔；以及
连接到所述通孔的一端的第二连接电极，
其中，所述导电柱的宽度大于所述通孔的宽度。
7.根据权利要求6所述的半导体封装，其中，所述导电柱的间距大于所述通孔的间距。
8.根据权利要求1所述的半导体封装，其中，所述第二半导体芯片层叠物的厚度、所述桥管芯层叠物的厚度和所述垂直互连器的长度相同。
9.根据权利要求1所述的半导体封装，其中，所述第一半导体芯片具有覆盖所述桥管芯层叠物、所述第二半导体芯片层叠物和所述垂直互连器的平面面积。
10.根据权利要求2所述的半导体封装，该半导体封装还包括：
模制层，该模制层对所述基层与所述第一半导体芯片之间的所述桥管芯层叠物、所述第二半导体芯片层叠物和所述垂直互连器进行模制，
其中，所述绝缘主体包括与所述模制层相同的材料。
11.根据权利要求1所述的半导体封装，该半导体封装还包括：
形成在所述第一半导体芯片的至少一部分上方的散热构件。
12.根据权利要求1所述的半导体封装，其中，所述多个桥管芯当中的最靠近所述基层的桥管芯的厚度小于剩余桥管芯中的每一个的厚度。
13.一种半导体封装，该半导体封装包括：
基层；
第一半导体芯片，该第一半导体芯片设置在所述基层上方并且与所述基层间隔开；
第二半导体芯片层叠物，该第二半导体芯片层叠物设置在所述基层与所述第一半导体芯片之间，该第二半导体芯片层叠物包括在垂直方向上层叠的多个第二半导体芯片；
第一桥管芯层叠物，该第一桥管芯层叠物设置在所述基层与所述第一半导体芯片之间并且被设置为与所述第二半导体芯片层叠物间隔开，该第一桥管芯层叠物包括在所述垂直方向上层叠的多个第一桥管芯并且该第一桥管芯层叠物将所述第一半导体芯片和所述基层电连接以供电；以及
第二桥管芯层叠物，该第二桥管芯层叠物设置在所述基层与所述第一半导体芯片之间并且被设置为与所述第二半导体芯片层叠物和所述第一桥管芯层叠物间隔开，该第二桥管芯层叠物包括在所述垂直方向上层叠的多个第二桥管芯并且该第二桥管芯层叠物将所述第一半导体芯片和所述基层电连接以传输信号，
其中，所述第一桥管芯层叠物和所述第二桥管芯层叠物彼此不同。
14.根据权利要求13所述的半导体封装，其中，所述多个第一桥管芯中的每一个包括：
绝缘主体；
穿透所述绝缘主体的导电柱；以及
连接到所述导电柱的一端的第一连接电极，
其中，所述多个第二桥管芯中的每一个包括：
半导体主体；
穿透所述半导体主体的通孔；以及
连接到所述通孔的一端的第二连接电极，并且
其中，所述导电柱的宽度大于所述通孔的宽度。
15.根据权利要求14所述的半导体封装，其中，所述导电柱的间距大于所述通孔的间距。
16.根据权利要求14所述的半导体封装，其中，所述多个第二半导体芯片中的每一个包括：
包括半导体材料和电路结构在内的主体部分；
穿透所述主体部分的通孔；以及
连接到所述通孔的一端的第三连接电极，
其中，所述导电柱的宽度大于所述多个第二半导体芯片中的每一个的所述通孔的宽度。
17.根据权利要求16所述的半导体封装，其中，所述导电柱的间距大于所述多个第二半导体芯片中的每一个的所述通孔的间距。
18.根据权利要求13所述的半导体封装，其中，所述第二半导体芯片层叠物的厚度、所述第一桥管芯层叠物的厚度和所述第二桥管芯层叠物的厚度相同。
19.根据权利要求13所述的半导体封装，其中，所述第一半导体芯片具有覆盖所述第一桥管芯层叠物、所述第二半导体芯片层叠物和所述第二桥管芯层叠物的平面面积。
20.根据权利要求14所述的半导体封装，该半导体封装还包括：
模制层，该模制层对所述基层与所述第一半导体芯片之间的所述第一桥管芯层叠物、所述第二半导体芯片层叠物和所述第二桥管芯层叠物进行模制，
其中，所述绝缘主体包括与所述模制层相同的材料。
21.根据权利要求13所述的半导体封装，其中，所述多个第一桥管芯当中的最靠近所述基层的第一桥管芯的厚度小于剩余第一桥管芯中的每一个的厚度。
22.一种半导体封装，该半导体封装包括：
基层；
第一半导体芯片，该第一半导体芯片设置在所述基层上方并且与所述基层间隔开；
第二半导体芯片层叠物，该第二半导体芯片层叠物设置在所述基层与所述第一半导体芯片之间，该第二半导体芯片层叠物包括在垂直方向上层叠的多个第二半导体芯片；
第一互连器，该第一互连器设置在所述基层与所述第一半导体芯片之间并且被设置为与所述第二半导体芯片层叠物间隔开，该第一互连器将所述第一半导体芯片和所述基层电连接以供电；以及
第二互连器，该第二互连器设置在所述基层与所述第一半导体芯片之间并且被设置为与所述第二半导体芯片层叠物和所述第一互连器间隔开，该第二互连器将所述第一半导体芯片和所述基层电连接以传输信号，
其中，所述第一互连器的宽度和间距中的至少一个大于所述第二互连器的宽度和间距中的对应一个。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024120410A1 (en) * 2022-12-06 2024-06-13 Tongfu Microelectronics Co., Ltd. Chip packaging method and chip packaging structure

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220068821A1 (en) * 2020-09-01 2022-03-03 Intel Corporation Semiconductor device and method of forming the same
CN116344441B (zh) * 2023-02-03 2024-01-12 深圳华芯星半导体有限公司 一种芯片封装方法及计算机可读存储介质

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101430166B1 (ko) * 2007-08-06 2014-08-13 삼성전자주식회사 멀티 스택 메모리 장치
US8008764B2 (en) * 2008-04-28 2011-08-30 International Business Machines Corporation Bridges for interconnecting interposers in multi-chip integrated circuits
US8289806B2 (en) * 2008-06-27 2012-10-16 Micron Technology, Inc. Multiple device apparatus, systems, and methods
US9818680B2 (en) * 2011-07-27 2017-11-14 Broadpak Corporation Scalable semiconductor interposer integration
US11302617B2 (en) * 2008-09-06 2022-04-12 Broadpak Corporation Scalable semiconductor interposer integration
JPWO2012086100A1 (ja) * 2010-12-21 2014-05-22 パナソニック株式会社 半導体装置
US8866281B2 (en) * 2012-07-19 2014-10-21 Nanya Technology Corporation Three-dimensional integrated circuits and fabrication thereof
US8957525B2 (en) * 2012-12-06 2015-02-17 Texas Instruments Incorporated 3D semiconductor interposer for heterogeneous integration of standard memory and split-architecture processor
KR20140137668A (ko) * 2013-05-23 2014-12-03 삼성전자주식회사 적층된 칩들을 포함하는 반도체 패키지 및 그 제조 방법
KR102287754B1 (ko) * 2014-08-22 2021-08-09 삼성전자주식회사 칩 적층 반도체 패키지
US9666562B2 (en) * 2015-01-15 2017-05-30 Qualcomm Incorporated 3D integrated circuit
US9543274B2 (en) * 2015-01-26 2017-01-10 Micron Technology, Inc. Semiconductor device packages with improved thermal management and related methods
KR102624199B1 (ko) * 2016-11-17 2024-01-15 에스케이하이닉스 주식회사 관통 실리콘 비아 기술을 적용한 반도체 패키지
US10134712B1 (en) * 2017-08-23 2018-11-20 Micron Technology, Inc. Methods and systems for improving power delivery and signaling in stacked semiconductor devices
US10903196B2 (en) * 2018-04-30 2021-01-26 SK Hynix Inc. Semiconductor packages including bridge die
KR102517464B1 (ko) * 2018-04-30 2023-04-04 에스케이하이닉스 주식회사 반도체 다이와 이격된 브리지 다이를 포함하는 반도체 패키지
KR102525161B1 (ko) * 2018-07-16 2023-04-24 삼성전자주식회사 반도체 장치 및 상기 반도체 장치를 탑재한 반도체 패키지
KR102556517B1 (ko) * 2018-08-28 2023-07-18 에스케이하이닉스 주식회사 브리지 다이를 포함하는 스택 패키지
KR102509052B1 (ko) * 2018-08-31 2023-03-10 에스케이하이닉스 주식회사 브리지 다이를 포함하는 스택 패키지
KR102536269B1 (ko) 2018-09-14 2023-05-25 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US10734348B2 (en) * 2018-09-21 2020-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded semiconductor devices and methods of forming the same
US11456281B2 (en) * 2018-09-29 2022-09-27 Intel Corporation Architecture and processes to enable high capacity memory packages through memory die stacking
US11171076B2 (en) * 2018-10-10 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Compute-in-memory packages and methods forming the same
US11114383B2 (en) * 2018-10-23 2021-09-07 Micron Technology, Inc. Semiconductor devices having integrated optical components
KR20200056639A (ko) * 2018-11-15 2020-05-25 에스케이하이닉스 주식회사 적층형 반도체 장치 및 그의 테스트 방법
KR20200092566A (ko) * 2019-01-25 2020-08-04 에스케이하이닉스 주식회사 브리지 다이를 포함한 반도체 패키지
US10818640B1 (en) * 2019-04-02 2020-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Die stacks and methods forming same
KR102661833B1 (ko) * 2019-04-17 2024-05-02 삼성전자주식회사 반도체 패키지
US11562982B2 (en) * 2019-04-29 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming the same
IT201900006736A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
US11164848B2 (en) * 2019-06-20 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method manufacturing the same
US11133258B2 (en) * 2019-07-17 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Package with bridge die for interconnection and method forming same
KR20210019226A (ko) * 2019-08-12 2021-02-22 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
KR102674087B1 (ko) * 2019-09-06 2024-06-12 에스케이하이닉스 주식회사 전자기간섭 차폐층을 포함하는 반도체 패키지
JP7360204B2 (ja) * 2019-10-09 2023-10-12 ウルトラメモリ株式会社 積層半導体の製造方法
KR102653770B1 (ko) * 2019-11-11 2024-04-03 에스케이하이닉스 주식회사 인터포저 브리지를 포함한 스택 패키지
KR20210057853A (ko) * 2019-11-12 2021-05-24 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20210082030A (ko) * 2019-12-24 2021-07-02 에스케이하이닉스 주식회사 인터포즈 브리지를 포함한 서브 패키지들이 스택된 반도체 패키지
US11127718B2 (en) * 2020-01-13 2021-09-21 Xilinx, Inc. Multi-chip stacked devices
US11302646B2 (en) * 2020-02-14 2022-04-12 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11244939B2 (en) * 2020-03-26 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024120410A1 (en) * 2022-12-06 2024-06-13 Tongfu Microelectronics Co., Ltd. Chip packaging method and chip packaging structure
WO2024120411A1 (en) * 2022-12-06 2024-06-13 Tongfu Microelectronics Co., Ltd. Fan-out chip packaging method

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US20220068884A1 (en) 2022-03-03
US11637089B2 (en) 2023-04-25

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