KR20140126137A - 반도체 패키지 제조방법 - Google Patents

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Abstract

반도체 칩의 몰딩구조를 포함하는 반도체 패키지 제조방법이 개시된다. 본 발명의 실시예에 따른 반도체 패키지 제조방법은 중앙부에 반도체 칩이 안착될 수 있는 개구부가 마련되고 주변부에 도전부가 마련되는 절연프레임을 준비하는 단계, 절연프레임의 제1면을 제1캐리어에 부착하고 절연프레임의 개구부를 통해 제1캐리어 상에 반도체 칩을 탑재하는 단계, 제1캐리어 상에 위치하는 반도체 칩 및 절연프레임을 봉지재로 몰딩하는 단계, 제1캐리어를 제거하는 단계, 및 절연프레임의 제1면에 절연층과 함께 배선층을 형성하는 단계를 포함하고, 봉지재로 몰딩하기 전에 도전부의 제2단부에 외부 연결단자를 부착하는 과정을 포함한다.

Description

반도체 패키지 제조방법{Method of manufacturing Semiconductor package}
본 발명은 반도체 패키지 제조방법에 관한 것으로, 더욱 상세하게는 반도체 칩의 몰딩구조를 포함하는 반도체 패키지 제조방법에 관한 것이다.
최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 갯수는 증가함에 따라 전극 패드 피치는 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 또한 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호 거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다.
한편 이러한 기술 개선요구와 더불어 제품 가격 상승을 제어하기 위하여 생산성이 높고 제조 원가를 절감하기 위하여, 복수의 반도체 칩을 포함하는 적층형 반도체 패키지를 구현하거나, 또는 서로 다른 기능을 가지는 반도체 칩을 집적한 SIP(System in Package)를 구현하고 있다.
반도체 패키지는 반도체 칩간 또는 반도체 칩과 기판간의 전기적 연결을 위하여범핑 기술을 이용하는 플립칩 공법에 의해 제조되어 왔다. 이와 같은범핑 기술에 있어서, 상기 범프의 미세화의 한계로 인하여 패키지의 입출력 패드의 갯수 및 칩의 사이즈가 제한된다는 문제점이 있었다. 즉, 상기 패키지는 반도체 칩의 소형화 또는 입출력 패드의 갯수가 증가할 경우, 최종 입출력 단자인 솔더볼의 수를 반도체 칩 상면 내에서 모두 수용하는데 한계가 있었다. 이를 개선하기 위해, 패키지는 회로기판 내부에 반도체 칩을 실장하는 임베디드 구조나 반도체 칩의 최종 입출력 단자인 솔더볼을 상기 반도체 칩의 외주면에 배치시키는 팬아웃(Fan-out) 구조등이 개발되었다.
팬아웃 패키지의 경우, 반도체 칩의 회로면이 위를 향하는 경우, 반도체 칩의 상면에 형성된 수평 배선을 비아홀(Via hole)과 같은 수직 배선을 통하여 패키지 하부에 있는 솔더 범프와 같은 외부 연결단자에 전기적으로 연결하여야 하는 경우가 발생한다. 이 때, 외부 연결단자를 수직 배선에 실장하기 위하여 상기 비아홀의 일부 표면을 노출하기 위한 레이저 가공 또는 식각 공정, 비아홀의 일부 표면에 금속을 도금하는 공정, 및 외부 연결단자를 실장하는 공정 등이 추가로 필요하게 되어, 반도체 패키지 제조비용이 증가하는 문제가 발생하게 된다.
등록특허공보 10-0925665(2009.11.06. 공고)에는 시스템 인 패키지 및 그 제조방법이 개시되어 있다.
등록특허공보 10-0925665(2009.11.06. 공고)
본 발명의 실시예는 레이저 외부 연결단자를 형성하기 위하여 레이저 가공 또는 식각 공정 등의 수직 배선 노출 공정을 제거하기 위한 반도체 패키지 제조방법에 관한 것이다.
또한, 수직 배선과 외부 연결단자를 연결하기 위한 금속 도금 공정을 제거하기 위한 반도체 패키지 제조방법에 관한 것이다.
본 발명의 일 측면에 따르면, 중앙부에 반도체 칩이 안착될 수 있는 개구부가 마련되고 주변부에 도전부가 마련되는 절연프레임을 준비하는 단계; 상기 절연프레임의 제1면을 제1캐리어에 부착하고, 상기 절연프레임의 개구부를 통해 상기 제1캐리어 상에 반도체 칩을 탑재하는 단계; 상기 제1캐리어 상에 위치하는 상기 반도체 칩 및 절연프레임을 봉지재로 몰딩하는 단계; 상기 제1캐리어를 제거하는 단계; 및 상기 절연프레임의 제1면에 절연층과 함께 배선층을 형성하는 단계;를 포함하고, 상기 봉지재로 몰딩하기 전에 상기 도전부의 제2단부에 외부 연결단자를 부착하는 과정을 포함하는 반도체 패키지 제조방법이 제공될 수 있다.
본 발명의 다른 측면에 따르면, 중앙부에 반도체 칩이 안착될 수 있는 개구부가 마련되고 주변부에 도전부가 마련되는 절연프레임을 준비하는 단계; 상기 절연프레임의 제1면으로부터 돌출된 제1패드를 제1캐리어에 부착하고, 상기 절연프레임의 개구부를 통해 상기 제1캐리어 상에 반도체 칩을 탑재하는 단계; 상기 제1캐리어 상에 위치하는 상기 반도체 칩 및 절연프레임을 봉지재로 몰딩하는 단계; 상기 제1캐리어를 제거하는 단계; 및 상기 절연프레임의 제1면에 절연층과 함께 배선층을 형성하는 단계;를 포함하고, 상기 도전부는, 상기 개구부 주변에 관통되는 비아홀을 형성하고, 상기 비아홀에 도전성 충진재를 충진하며, 상기 도전성 충진재의 일단 또는 양단에 패드를 부착하는 방법에 의해 마련되며, 상기 봉지재로 몰딩하기 전에 상기 도전부의 제2단부에 외부 연결단자를 부착하는 과정을 포함하는 반도체 패키지 제조방법이 제공될 수 있다.
또한, 상기 봉지재로 몰딩하는 단계는, 상기 외부 연결단자의 단부가 노출되도록 하는 반도체 패키지 제조방법이 제공될 수 있다.
상기 제1캐리어를 제거하는 단계는, 상기 절연프레임의 제2면을 제2캐리어에 부착하는 과정을 포함하고, 상기 절연층과 함께 배선층을 형성하는 단계는, 상기 제2캐리어를 제거하는 과정을 포함하는 반도체 패키지 제조방법이 제공될 수 있다.
상기 제1캐리어를 제거하는 단계는, 상기 절연프레임의 제2면으로부터 돌출된 제2패드를 제2캐리어에 부착하는 과정을 포함하고, 상기 절연층과 함께 배선층을 형성하는 단계는, 상기 제2캐리어를 제거하는 과정을 포함하는 반도체 패키지 제조방법이 제공될 수 있다.
상기 반도체 칩을 상기 제1캐리어 상에 탑재하는 방법은, 상기 반도체 칩에서 회로부가 형성된 활성영역이 제1캐리어를 향하도록 탑재하는 반도체 패키지 제조방법이 제공될 수 있다.
상기 절연프레임에 상기 도전부를 마련하는 방법은, 상기 개구부 주변에 관통되는 비아홀을 형성하고, 상기 비아홀에 도전성 충진재를 충진하는 반도체 패키지 제조방법이 제공될 수 있다.
상기 도전성 충진재의 양단에 패드를 부착하는 반도체 패키지 제조방법이 제공될 수 있다.
상기 외부 연결단자의 단부를 노출하는 방법은, 신축성 있는 마스킹 부재를 이용하여 상기 외부 연결단자의 노출부가 상기 마스킹 부재에 수용되도록 한 후 상기 봉지재를 경화시키는 반도체 패키지 제조방법이 제공될 수 있다.
상기 외부 연결단자의 단부를 노출하는 방법은, 유동성 있는 상기 봉지재를 상기 제1캐리어 상에 주입하고, 상기 봉지재가 경화되기 전에 상기 마스킹 부재에 외력을 가하여 상기 노출부를 수용할 수 있도록 하는 반도체 패키지 제조방법이 제공될 수 있다.
상기 유동성 있는 봉지재의 주입량은 상기 마스킹 부재에 외력이 가하였을 때 상기 노출부가 수용될 수 있을 정도로 제어되는 반도체 패키지 제조방법이 제공될 수 있다.
상기 절연층과 배선층을 형성하는 단계는, 상기 도전부의 제1단부와 상기 반도체 칩의 신호패드가 노출되도록 제1절연층을 마련하고, 상기 도전부의 제1단부와 상기 반도체 칩의 신호패드를 연결하는 배선층을 마련하며, 상기 배선층을 외부로부터 보호하는 제2절연층을 마련하는 반도체 패키지 제조방법이 제공될 수 있다.
본 발명의 실시예에 따른 반도체 패키지 제조방법은 공정을 단순화하여 반도체 패키지를 제조하는 데 드는 비용 및 시간을 절감할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 패키지의 적층 구조를 나타낸 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 패키지 제조방법의 순서도이다.
도 4는 본 발명의 실시예에 따른 도전부를 마련하는 방법의 순서도이다.
도 5 내지 도14는 본 발명의 실시예에 따른 반도체 패키지 제조방법에 따른 단면도이다.
이하에서는 본 발명의 실시예들을 첨부 도면을 참조하여 상세히 설명한다. 아래에서 소개하는 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달하기 위해 제시하는 것일 뿐, 본 발명이 제시하는 실시예만으로 한정되는 것은 아니다. 본 발명은 다른 실시 형태로도 구체화될 수 있다. 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 도면에서 생략하였으며 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 이하 사용되는 용어 중 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 단면도이고, 도 2는 본 발명의 실시예에 따른 반도체 패키지의 적층 구조를 나타낸 단면도이다. 반도체 패키지(1)는 절연프레임(100), 반도체 칩(200), 배선층(320), 외부 연결단자(400) 및 봉지재(500)를 포함할 수 있다.
절연프레임(100)은 플라스틱이나 고분자 수지 등을 사용한 절연패널로부터 형성된다. 절연프레임(100)은 반도체 칩(200)을 안착시키기 위하여 중앙에 개구부(110)가 마련되며, 개구부(110) 주변에 수직 방향으로 관통하는 비아홀(121)이 마련된다. 개구부(110)는 반도체 칩(200)이 안착되는 부분으로서 반도체 칩(200)의 사이즈보다 큰 것이 바람직하다. 이 때 사이즈는 반도체 칩(200)의 너비를 의미한다. 한편, 절연프레임(100)의 두께는 개구부(110)에 안착되는 반도체 칩(200)의 두께에 상응하며, 반도체 칩(200)의 두께보다 클 필요가 없고, 필요에 따라 일면을 연마하여 반도체 칩(200)의 두께보다 작게 할 수도 있다.
절연프레임(100)은 반도체 칩(200)을 지지하기 위한 지지부로 이용된다. 또한, 반도체 패키지의 크기를 반도체 칩(200)의 사이즈와 유사한 형태로 감소시키고, 개별 반도체 패키지의 수직 적층을 가능하게 하여, 복수의 반도체 패키지들을 시스템적으로 일체화시킨 다양한 반도체 모듈을 구현할 수 있게 한다. 반도체 패키지의 수직 적층에 대해서는 도 2에서 설명하도록 한다.
도전부(120)는 반도체 칩(200)을 외부와 전기적으로 연결하기 위한 것으로, 배선층(320)과 외부 연결단자(400) 사이에 마련될 수 있다. 도전부는 절연프레임(100)의 비아홀(121)을 포함한다. 도전부(120)의 비아홀(121)은 반도체 칩(200)의 상하 방향으로 전기 신호를 전달하기 위한 통로로 사용되고, 필요에 따라 복수가 형성되거나 그 위치를 달리할 수도 있다. 비아홀(121)에는 도전성 페이스트 등의 도전성 충진재(122)가 충진될 수 있다. 그 외에도 도전부(120)는 TSV(through silicon via)와 같은 관통 전극을 포함한다.
보다 원활한 접속을 위해서는 도전부(120)의 일 단이 절연프레임(100)의 상면보다 높게 형성되는 것이 바람직하지만, 반드시 이에 한정될 필요는 없다. 도전부(120)는 일 단 또는 양 단에 패드를 형성할 수 있다. 패드는 금속을 포함하는 도전성 물질을 사용할 수 있으며 도전부(120)에 전기적 신호를 보다 용이하게 전달하기 위하여 사용될 수 있다. 또한 패드는 별도의 부재가 부착될 수 있으며, 도전부(120)와 일체로 형성되는 것도 가능하다.
외부 연결단자(400)는 도전부(120)의 일 단에 연결되어 외부 기판(미도시) 또는 다른 반도체 패키지 등과 반도체 칩(200)을 전기적으로 연결하기 위한 것이다. 즉, 도전부(120)의 일단은 배선층(320)과 연결되고 타단은 외부 연결단자(400)와 연결되게 되는 것을 포함한다. 도 1에는 외부 연결단자(400)의 일 예로 솔더 볼을 도시하였지만, 솔더 범프 등을 포함한다. 또한, 외부 연결단자(400)의 표면에는 유기물 코팅 또는 금속도금 등의 표면처리가 수행되어 표면이 산화되는 것을 방지할 수 있다. 예를 들면, 유기물은 OSP(Organic Solder Preservation) 코팅일 수 있으며, 금속도금은 금(Au), 니켈(Ni), 납(Pb), 또는 실버(Ag) 도금 등으로 처리될 수 있다.
절연프레임(100)의 개구부(110)에 반도체 칩(200)이 배치되고, 절연프레임(100)과 반도체 칩(200)의 주변이 봉지재(500)에 의해 몰딩되어, 절연프레임(100)과 반도체 칩(200)을 일체화시킨다. 또한, 절연프레임(100)의 개구부(110) 내면과 반도체 칩(200) 측면은 서로 이격되어 소정의 공간을 형성할 수 있으며, 봉지재(500)는 상기 소정의 공간 내에 충진되어 반도체 칩(200)의 측면에 강한 지지력을 부여할 수 있다. 또한 봉지재(500)는 도전부(120)가 외부와 전기적으로 연결이 가능하도록 하기 위해 도전부(120)의 제1단부(125) 및 제2단부(126)를 노출한다.
봉지재(500)는 반도체 칩(200) 및/또는 도전부(120)를 밀봉할 수 있다. 예를 들어, 봉지재(500)는 도전부(120)와 반도체 칩(200)사이의 공간을 충진할 수 있으며, 상호 이격되어 위치하는 도전부(120) 사이의 공간을 충진할 수 있다. 또한, 봉지재(500)는 도전부(120)의 측벽이 외부로 노출되지 않도록 밀봉할 수 있다. 봉지재(500)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
절연프레임(100)의 제1면(101)과 반도체 칩(200)의 활성영역(210)에는 반도체 칩(200)의 신호패드(220) 및 도전부(120)의 제1단부(125)을 노출시키는 제1절연층(310)이 형성되고, 제1절연층(310) 표면에는 신호패드(220) 및 도전부(120)와 전기적으로 연결되는 배선층(320)이 형성된다. 이 배선층(320)은 예를 들어 금속 배선의 재배치 공정으로 형성할 수 있을 것이다. 배선층(320)은 도전성 물질을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 배선층(320)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 제1 반도체 칩(110)에 접착되는 경우를 포함한다.
배선층(320)의 표면에는 다시 제2절연층(330)이 형성된다. 제2절연층(330)은 배선층(320)을 외부로부터 보호할 수 있다. 도 1에는 절연층이 제1절연층(310)과 제2절연층(330)으로 구성되어 있으나, 필요에 따라 제1절연층(310)이 생략되거나 제2절연층(330)이 생략될 수 있다.
절연프레임(100), 반도체 칩(200), 및 봉지재(500)는 일체화되어 하나의 구조체를 이루고 있으며, 제조 프로세스 중에 상면을 연마하면 전체적인 두께가 최소화될 수 있다. 이 때 반도체 칩(200)의 비활성면(보통 활성영역의 반대 방향 면의 의미한다.)을 연마하는 것이 바람직하다. 개구부(110)에는 전술한 반도체 칩(200) 대신 표면실장형 수동소자가 배치될 수 있다. 경우에 따라서는 반도체 칩과 함께 다른 반도체 칩 또는 표면실장형 수동소자가 더 배치될 수도 있다.
본 발명의 실시예에 따른 반도체 패키지(1)는 단일 패키지로서 이용될 수 있을 뿐만 아니라, 동일한 형태 또는 상이한 형태의 다른 패키지와 수직 적층에 의하여 복합 구조의 패키지로 활용될 수 있다. 도 2는 두 개의 반도체 패키지(1, 2)가 상호 수직으로 적층되어 있는 것을 보이고 있다.
제1반도체 패키지(1) 및 제2반도체 패키지(2)의 각 구성은 도 1에 기재된 반도체 패키지의 구성과 동일하므로 자세한 설명은 생략한다. 제1반도체 패키지(1)는 절연프레임(100-1), 반도체 칩(200-1), 배선층(320-1), 외부 연결단자(400-1) 및 봉지재(500-1)를 포함할 수 있다. 마찬가지로, 제2반도체 패키지(2)는 절연프레임(100-2), 반도체 칩(200-2), 배선층(320-2), 외부 연결단자(400-2) 및 봉지재(500-2)를 포함할 수 있다.
제1반도체 패키지(1)의 도전부(120-1)와 제2반도체 패키지(2)의 도전부(120-2)는 상호 전기적으로 연결될 수 있다. 도 2에는 제2반도체 패키지(2)의 외부 연결단자(400-2)가 제1반도체 패키지(1)의 배선층(320-1)에 접촉하는 것을 도시하였다. 이를 위해 제1반도체 패키지(1)의 제2절연층(330-1)은 배선층(320-1)을 일부 노출하고, 그 노출된 표면으로 제2반도체 패키지(2)의 외부 연결단자(400-2)가 접촉하게 된다. 도 2와 달리, 제1반도체 패키지(1)와 제2반도체 패키지(2)의 전기적 연결을 위해, 다양한 방식의 도전성 연결부를 사용할 수 있다. 도전성 연결부는 납땜 또는 도전성 접착제(액상 또는 테이프) 등이 사용될 수 있으며, 솔더볼 또는 솔더범프가 형성될 수 있다. 또한, 상단 또는 하단의 패키지에 수동 소자, 집적회로 칩 등이 실장될 수 있다.
상단의 반도체 칩 패키지 대신 반도체 칩이 없는 일반 PCB 기판이 적층될 수도 있다. 이와 같은 수직 적층형 반도체 모듈은 메모리 모듈의 크기를 한 개의 패키지 수준으로 감소시킬 수 있어 외부 전자 기기에 장착 시 공간 효율을 높이는 장점이 있고, 기존의 수평 배열 메모리 모듈을 수직 적층 구조로 변경함으로써 회로설계가 매우 단순해지며, PCB 기판이 제거되어 전기적 특성이 크게 개선되어 고성능 메모리를 실현할 수 있다. 본 발명의 실시예에 따른 반도체 패키지 및 반도체 모듈은 메모리 모듈뿐만 아니라 다양한 반도체 시스템 패키지 등에 효과적으로 활용될 수 있으며, 특히 3차원 패키지 구현에 매우 적합하다.
이와 같은 수직 적층 구조는 각각의 패키지에 별도의 패키지가 더 부가되어 다층 구조의 반도체 모듈을 형성할 수 있으며, 반도체 칩 사이즈에 근접한 반도체 메모리 모듈을 구현할 수 있는 이점이 있다. 뿐만 아니라, 각 반도체 칩 간의 전기적 신호 전달 통로가 짧아지기 때문에 고속 동작에 매우 유리한 이점이 있다.
이하에서는 도 3 내지 도 14를 참고하여 본 발명의 실시예에 따른 반도체 패키지의 제조 공정을 구체적으로 설명하도록 한다.
도 3은 본 발명의 실시예에 따른 반도체 패키지 제조방법의 순서도이고, 도 4는 본 발명의 실시예에 따른 도전부를 마련하는 방법의 순서도이며, 도 5 내지 도 14는 반도체 패키지 제조방법에 따른 단면도이다.
도 5는 절연프레임(100)을 준비하는 단계(S100)를 나타낸다. 절연프레임(100)은 중앙에 반도체 칩(200)이 실장되는 개구부(110)가 마련된다. 개구부(110)의 위치는 중앙에 한정되지 않으며 필요에 따라 절연프레임(100)의 측면에 마련될 수도 있다. 개구부(110) 주변에는 비아홀(121)이 형성되고 비아홀(121)에는 도전성 충진재(122)가 충진되어 도전부(120)를 형성한다. 도전성 충진재(122)는 도전성 패이스트 등이 사용될 수 있다. 또한, 비아홀(121)에는 도전성 페이스트 대신 다른 방법을 통해 도전부(120)를 형성할 수도 있다. 예를 들어, 비아홀(121)에 도전성 핀을 삽입하거나 비아홀(121)에 금속 도금을 수행하여 도전부(120)를 형성할 수 있다.
도전부(120)는 절연프레임(100)의 상하부를 전기적으로 연결하기 위한 것으로 외부와 접속을 쉽게 하기 위해 도전부(120)의 양 단에 패드가 마련될 수 있다. 도 5에는 절연프레임(100)의 제1면(101)에 제1패드(123)가, 절연프레임(100)의 제2면(102)에 제2패드(124)가 마련되는 것을 도시하였지만, 필요에 따라 어느 한 패드가 삭제될 수 있으며 패드가 없이 도전성 충진재(122)로 양 단을 연결하여도 무방하다.
도 4를 참고하여 도전부(120)를 마련하는 단계를 자세히 설명하면, 절연프레임(100)의 개구부(110) 주면에 관통하는 비아홀(121)을 형성하고(S110), 비아홀(121)에 도전성 충진재(122)를 충진하고(S120), 도전성 충진재(122)의 양단에 패드를 부착하고(S130), 패드의 일단에 외부 연결단자(400)를 부착하여(S140) 완성된다.
도 6은 도전부(120)의 일 단에 외부 연결단자(400)를 부착하는 단계(S140)를 나타낸다. 종래의 반도체 패키지 제조방법에서는 외부 연결단자(400)의 형성단계를 제조공정의 마지막에 가져갔기 때문에, 외부 연결단자(400)를 도전부(120)에 연결하기 위하여 비아홀(121)의 일부 표면을 노출하기 위한 레이저 가공 또는 식각 공정이 필요하였고, 이에 더하여 외부 연결단자(400)를 부착하기 위해 비아홀(121)의 일부 표면에 금속을 도금하는 공정이 추가로 필요하게 되어, 반도체 패키지 제조비용이 증가하는 문제가 발생하였다. 하지만 도 6에서와 같이, 절연프레임(100)을 준비하는 단계에서 도전부(120)를 형성하고 바로 외부 연결단자(400)를 부착함으로써, 상기 레이저 가공 또는 식각 공정과 비아홀(121) 표면에 금속을 도금하는 공정 등이 삭제될 수 있게 된다. 이로써 반도체 패키지 제조방법의 공정을 단순화하여 반도체 패키지를 제조하는 데 드는 비용 및 시간을 절감할 수 있게 된다.
도 7은 반도체 칩(200)을 탑재하는 단계(S200)을 나타낸다. 이를 위해 제1캐리어(600) 상에 절연프레임(100)을 부착하고 절연프레임(100)의 개구부(110)를 통해 반도체 칩(200)을 탑재하게 된다. 제1캐리어(600)와 절연프레임(100) 및 반도체 칩(200)을 부착하기 위하여 제1접착층(610)이 개재될 수 있다. 도 7에는 도전부(120)의 제1패드(123)가 제1캐리어(600)와 부착되는 것을 도시하였지만, 제1패드(123)가 절연프레임(100)의 제1면(101)에 함몰되거나 제1패드(123)를 삭제하는 등의 경우에는 절연프레임(100)의 제1면(101)이 제1캐리어(600)와 부착되는 것도 가능하다. 반도체 칩(200)은 활성영역(210)이 제1캐리어(600)를 향하여 부착될 수 있다. 반도체 칩(200)의 활성영역(210)은 회로가 형성되며 외부와 전기적으로 접속되는 신호패드(220)가 구비되는 면을 의미한다. 하지만 도전부(120) 또는 배선층(320)의 연결에 따라 비활성영역(210)이 제1캐리어(600)를 향하여 부착되는 것도 가능하다. 상기 신호패드(220)는 반도체 칩(200)과 일체로 형성되는 것을 포함한다.
도 8은 반도체 칩(200) 및 절연프레임(100)을 봉지재(500)로 밀봉하는 단계(S300)를 나타낸다. 봉지재(500)는 절연프레임(100)과 반도체 칩(200)의 사이, 절연프레임(100)의 주위 등을 몰딩하여 절연프레임(100)과 반도체 칩(200)을 일체화시킨다. 개구부(110)의 내면과 반도체 칩(200)의 측면은 서로 이격되어 소정의 공간이 형성되는 것이 바람직하다. 상기 공간에 봉지재(500)가 침투 및 충진됨으로써 반도체 칩(200)이 절연 프레임에 견고하게 고정될 수 있다.
봉지재(500)를 몰딩하는 과정에서 외부 연결단자(400)를 노출하기 위해 봉지재(500)의 두께를 조절할 수 있다. 이는 이후 과정에서 외부 연결단자(400)를 노출하기 위해 봉지재(500)를 식각하는 과정을 생략할 수 있기 때문에 의미가 크다. 봉지재(500)의 두께를 조절하기 위해 외부 연결단자(400)의 노출부(410)에 마스킹 부재(800)를 접촉시킬 수 있다. 마스킹 부재(800)는 상부 금형(미도시)과 봉지재(500)가 들러붙는 것을 방지하기 위한 필름일 수 있으며, 일 예로 이형필름(Release Film)일 수 있다. 또한, 상부 금형의 하부에 별도로 삽입되는 부재를 포함한다. 도 8에는 마스킹 부재(800)의 두께가 과장되어 표시되어 있으나, 이와 달리 초박형의 필름이라도 신축성을 가져서 외부 연결단자(400)의 노출부(410)를 수용할 수 있는 것이라면 본 발명의 실시 예에 따른 마스킹 부재(800)로서 사용 가능하다. 마스킹 부재(800)는 신축성을 가질 수 있으며, 이에 의해 상기 노출부(410)를 수용할 수 있다. 따라서 봉지재(500)가 절연프레임(100)의 제2면(102)과 마스킹 부재(800) 사이에 충진될 때 상기 노출부(410)는 봉지재(500)에 의해 밀봉되지 않을 수 있다.
봉지재(500)가 몰딩되는 과정의 일 예를 설명하도록 한다. 제1캐리어(600) 상에 경화되기 전 상태의 봉지재(500)를 충진한다. 이 때 봉지재(500)는 절연프레임(100)과 반도체 칩(200) 사이에 충진되며, 봉지재(500)의 외곽은 하부 금형(미도시)에 의해 가이드될 수 있다. 봉지재(500)의 충진양은 외부 연결단자(400)의 노출부(410)를 노출시키고자 하는 목적에 부합하도록 정해질 수 있다. 즉, 상기 노출부(410)를 노출시키도록 봉지재(500)의 충진양이 제어될 수 있다. 그러나 이와 달리 봉지재(500)가 상기 노출부(410)를 덮을 수 있다. 이는 금형의 압축력에 의해 봉지재(500)가 압착되면서 부피가 작아질 수 있기 때문이다. 이 때 마스킹 부재(800)가 신축성이 있기 때문에 봉지재(500)가 금형의 압축력에 의해 압착되면서 상기 노출부(410)가 마스킹 부재(800)에 수용되게 된다. 위에서 금형에 의해 작용되는 압축력은 상부 금형에 의한 상방 압축력과 하부 금형에 의한 하방 압축력을 포함한다. 금형이 고정되고 시간이 지남에 따라 유동성 있는 봉지재(500)는 경화가 시작된다. 봉지재(500)가 완전히 경화되면 금형이 분리되고 마스킹 부재(800)가 봉지재(500)로부터 제거된다.
도 8에는 봉지재(500)가 반도체 칩(200)의 비활성영역(210) 상을 덮고 있는 것을 도시하였지만, 반도체 패키지의 두께를 얇게 하기 위하여 반도체 칩(200)의 두께와 동일하게 봉지재(500)가 몰딩될 수 있다. 따라서 반도체 칩(200)의 비활성영역(210)이 노출되도록 하는 것이 가능하다. 이 경우 봉지재(500)에 의한 몰딩층은 절연프레임(100), 반도체 칩(200), 도전부(120)의 높이가 모두 동일하게 형성될 수 있다.
도 9는 마스킹 부재(800)를 제거하는 단계를 나타내며, 외부 연결단자(400)의 노출부(410)가 봉지재(500)에 의해 밀봉되지 않고 노출되어 있음을 확인할 수 있다. 따라서, 별도의 외부 연결단자(400) 노출공정을 생략할 수 있어 공정의 단순화를 꾀할 수 있게 된다.
도 10은 제1캐리어(600)를 제거하고 타 면에 제2캐리어(700)를 부착하는 단계(S400)를 나타낸다. 필요에 따라서 제2캐리어(700)를 부착하는 단계는 생략될 수 있다. 제2캐리어(700) 역시 제2접착층(710)을 구비하여 외부 연결단자(400)의 노출부(410) 또는 봉지재(500)가 접착 고정되게 된다.
도 11 내지 도 13은 절연층과 함께 배선층을 형성하는 단계(S500)를 나타낸다.
도 11은 절연프레임(100)의 제1면(101) 및 반도체 칩(200)의 활성역역에 제1절연층(310)을 형성하는 단계를 도시한다. 제1절연층(310)은 도전부(120)의 제1단부(125)를 노출하며, 반도체 칩(200)의 신호패드(220)를 노출한다. 제1절연층(310)의 노출방법은 식각 공정 등에 의할 수 있으며, 그 밖에 노출부(410)가 형성된 제1절연층(310)을 절연프레임(100) 및 반도체 칩(200)에 부착하는 것도 포함한다.
도 12는 제1절연층(310) 상에 배선층(320)을 형성하는 단계를 도시한다. 배선층(320)은 신호패드(220) 및 도전부(120)의 제1단부(125)와 전기적으로 연결된다. 도 12에는 배선층(320)이 신호패드(220)와 상기 제1단부(125)에만 연결되도록 형성되는 것을 도시하였지만, 추가적으로 외부 신호패턴(미도시)이 돌출되도록 형성할 수 있다. 외부 신호패턴은 반도체 칩(200)을 적층할 때 별도의 도전성 연결부를 추가하지 않고도 전기적으로 연결할 수 있도록 마련될 수 있다. 배선층(320)을 포함하는 전기적 신호 연결부는 Ni, Au, Ag, Cu, Sn 또는 이들의 합금 등을 배선층(320)이나 도전부(120)의 노출된 표면 등에 도금 등의 방법으로 코팅하여 전기적 성능을 더욱 향상시킬 수 있다.
도 13은 제1절연층(310) 상에 제2절연층(330)을 형성하는 단계를 도시한다. 배선층(320)은 제1절연층(310)과 제2절연층(330) 사이에 개재될 수 있다. 도면에는 제2절연층(330)이 배선층(320)을 외부로 노출하지 않고 커버하도록 마련되지만, 이와 달리, 배선층(320)을 노출하도록 형성될 수도 있다. 도 2를 참고하면, 제2절연층(330)이 배선층(320)을 노출한 부분에 다른 반도체 칩(200)의 외부 연결단자(400)가 부착될 수 있다.
도 14는 제2캐리어(700)를 제거하여 반도체 패키지를 완성하는 단계를 도시한다. 이해의 편의를 위하여 단일 반도체 칩(200)을 대상으로 설명하였으나, 복수의 반도체 칩(200)을 동시에 하나의 공정으로 패키지화할 수 있다. 이 경우 하나의 절연프레임(100)에 복수의 개구부(110)를 형성하고, 각각의 개구부(110)에 반도체 칩(200)을 탑재한 후 봉지재(500), 절연층, 및 배선층(320)을 형성한 다음, 최종적으로 각 반도체 패키지 단위로 절단하여 개별 패키지를 얻을 수 있을 것이다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
1: 제1반도체 패키지, 2: 제2반도체 패키지,
100: 절연프레임, 101: 제1면,
102: 제2면, 110: 개구부,
120: 도전부, 121: 비아홀,
122: 도전성 충진재, 123: 제1패드,
124: 제2패드, 125: 제1단부,
126: 제2단부, 200: 반도체 칩,
210: 활성영역, 220: 신호패드,
310: 제1절연층, 320: 배선층,
330: 제2절연층, 400: 외부 연결단자,
410: 노출부, 500: 봉지재,
600: 제1캐리어, 610: 제1접착층,
700: 제2캐리어, 710: 제2접착층,
800: 마스킹 부재

Claims (12)

  1. 중앙부에 반도체 칩이 안착될 수 있는 개구부가 마련되고 주변부에 도전부가 마련되는 절연프레임을 준비하는 단계;
    상기 절연프레임의 제1면을 제1캐리어에 부착하고, 상기 절연프레임의 개구부를 통해 상기 제1캐리어 상에 반도체 칩을 탑재하는 단계;
    상기 제1캐리어 상에 위치하는 상기 반도체 칩 및 절연프레임을 봉지재로 몰딩하는 단계;
    상기 제1캐리어를 제거하는 단계; 및
    상기 절연프레임의 제1면에 절연층과 함께 배선층을 형성하는 단계;를 포함하고,
    상기 봉지재로 몰딩하기 전에 상기 도전부의 제2단부에 외부 연결단자를 부착하는 과정을 포함하는 반도체 패키지 제조방법.
  2. 중앙부에 반도체 칩이 안착될 수 있는 개구부가 마련되고 주변부에 도전부가 마련되는 절연프레임을 준비하는 단계;
    상기 절연프레임의 제1면으로부터 돌출된 제1패드를 제1캐리어에 부착하고, 상기 절연프레임의 개구부를 통해 상기 제1캐리어 상에 반도체 칩을 탑재하는 단계;
    상기 제1캐리어 상에 위치하는 상기 반도체 칩 및 절연프레임을 봉지재로 몰딩하는 단계;
    상기 제1캐리어를 제거하는 단계; 및
    상기 절연프레임의 제1면에 절연층과 함께 배선층을 형성하는 단계;를 포함하고,
    상기 도전부는, 상기 개구부 주변에 관통되는 비아홀을 형성하고, 상기 비아홀에 도전성 충진재를 충진하며, 상기 도전성 충진재의 일단 또는 양단에 패드를 부착하는 방법에 의해 마련되며,
    상기 봉지재로 몰딩하기 전에 상기 도전부의 제2단부에 외부 연결단자를 부착하는 과정을 포함하는 반도체 패키지 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 봉지재로 몰딩하는 단계는, 상기 외부 연결단자의 단부가 노출되도록 하는 반도체 패키지 제조방법.
  4. 제1항에 있어서,
    상기 제1캐리어를 제거하는 단계는, 상기 절연프레임의 제2면을 제2캐리어에 부착하는 과정을 포함하고,
    상기 절연층과 함께 배선층을 형성하는 단계는, 상기 제2캐리어를 제거하는 과정을 포함하는 반도체 패키지 제조방법.
  5. 제2항에 있어서,
    상기 제1캐리어를 제거하는 단계는, 상기 절연프레임의 제2면으로부터 돌출된 제2패드를 제2캐리어에 부착하는 과정을 포함하고,
    상기 절연층과 함께 배선층을 형성하는 단계는, 상기 제2캐리어를 제거하는 과정을 포함하는 반도체 패키지 제조방법.
  6. 제1항 또는 제2항에 있어서,
    상기 반도체 칩을 상기 제1캐리어 상에 탑재하는 방법은, 상기 반도체 칩에서 회로부가 형성된 활성영역이 제1캐리어를 향하도록 탑재하는 반도체 패키지 제조방법.
  7. 제1항 또는 제2항에 있어서,
    상기 절연프레임에 상기 도전부를 마련하는 방법은, 상기 개구부 주변에 관통되는 비아홀을 형성하고, 상기 비아홀에 도전성 충진재를 충진하는 반도체 패키지 제조방법.
  8. 제7항에 있어서,
    상기 도전성 충진재의 양단에 패드를 부착하는 반도체 패키지 제조방법.
  9. 제3항에 있어서,
    상기 외부 연결단자의 단부를 노출하는 방법은, 신축성 있는 마스킹 부재를 이용하여 상기 외부 연결단자의 노출부가 상기 마스킹 부재에 수용되도록 한 후 상기 봉지재를 경화시키는 반도체 패키지 제조방법.
  10. 제9항에 있어서,
    상기 외부 연결단자의 단부를 노출하는 방법은, 유동성 있는 상기 봉지재를 상기 제1캐리어 상에 주입하고, 상기 봉지재가 경화되기 전에 상기 마스킹 부재에 외력을 가하여 상기 노출부를 수용할 수 있도록 하는 반도체 패키지 제조방법.
  11. 제10항에 있어서,
    상기 유동성 있는 봉지재의 주입량은 상기 마스킹 부재에 외력이 가하였을 때 상기 노출부가 수용될 수 있을 정도로 제어되는 반도체 패키지 제조방법.
  12. 제1항 또는 제2항에 있어서,
    상기 절연층과 배선층을 형성하는 단계는,
    상기 도전부의 제1단부와 상기 반도체 칩의 신호패드가 노출되도록 제1절연층을 마련하고,
    상기 도전부의 제1단부와 상기 반도체 칩의 신호패드를 연결하는 배선층을 마련하며,
    상기 배선층을 외부로부터 보호하는 제2절연층을 마련하는 반도체 패키지 제조방법.
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