KR20150089349A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 신뢰성을 향상시키고 워페이지 현상을 줄일 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
일례로, 절연층과 상기 절연층의 상면에 형성된 제 1 배선 패턴과 상기 절연층의 하면에 형성된 제 2 배선 패턴을 포함하는 회로 기판과, 상기 회로 기판의 상면에 안착된 반도체 다이와, 상기 회로 기판의 상부에서 상기 반도체 다이를 인캡슐레이션하며 상기 제 1 배선 패턴을 외부로 노출시키는 관통 비아가 형성된 인캡슐란트와, 상기 관통 비아에 형성되며 상기 제 1 배선 패턴에 전기적으로 연결된 도전성 범프를 포함하는 반도체 디바이스; 상기 반도체 디바이스의 상부에 안착되며, 절연체와 상기 절연체의 하면에 형성된 배선 패턴과 상기 배선 패턴에 형성된 솔더볼을 포함하는 인터포저; 및 상기 반도체 디바이스와 상기 인터포저 사이에 개재된 층간 부재;를 포함하고, 상기 솔더볼은 상기 도전성 범프에 전기적으로 연결되며, 상기 층간 부재는 상기 도전성 범프와 상기 솔더볼을 감싸도록 형성된 것을 특징으로 하는 반도체 패키지를 개시한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and fabricating method thereof}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 모바일 폰이나 PMP 등 휴대용 전자기기는 고기능화와 동시에 소형, 경량 및 낮은 가격이 요구되고 있다. 이러한 추세에 따라 휴대용 전자기기에 탑재되는 반도체 패키지(Semiconductor Package)는 보다 혁신적으로 가격경쟁력이 있는 3D 패키지 형태로 발전하고 있다. 3D 반도체 패키지의 기술로는 관통 전극(Through Mold Via)을 이용한 반도체 패키지의 적층 기술이 사용되고 있다. 예를 들어, 관통 전극을 이용한 반도체 패키지의 적층 기술은 반도체 다이와 인터포저를 수직으로 적층하여 초소형의 반도체 패키지의 구현이 가능하다. 그러나 한편으로, 적층된 반도체 다이와 인터포저 사이의 결합력이나 워페이지 현상 등과 같은 신뢰성에 대한 문제가 제기되고 있다.
한국공개특허공보 10-2010-0025750(2010.03.10)
본 발명은 신뢰성을 향상시키고 워페이지 현상을 줄일 수 있는 반도체 패키지 및 그 제조 방법을 제공한다.
본 발명에 의한 반도체 패키지는 절연층과 상기 절연층의 상면에 형성된 제 1 배선 패턴과 상기 절연층의 하면에 형성된 제 2 배선 패턴을 포함하는 회로 기판과, 상기 회로 기판의 상면에 안착된 반도체 다이와, 상기 회로 기판의 상부에서 상기 반도체 다이를 인캡슐레이션하며 상기 제 1 배선 패턴을 외부로 노출시키는 관통 비아가 형성된 인캡슐란트와, 상기 관통 비아에 형성되며 상기 제 1 배선 패턴에 전기적으로 연결된 도전성 범프를 포함하는 반도체 디바이스; 상기 반도체 디바이스의 상부에 안착되며, 절연체와 상기 절연체의 하면에 형성된 배선 패턴과 상기 배선 패턴에 형성된 솔더볼을 포함하는 인터포저; 및 상기 반도체 디바이스와 상기 인터포저 사이에 개재된 층간 부재;를 포함하고, 상기 솔더볼은 상기 도전성 범프에 전기적으로 연결되며, 상기 층간 부재는 상기 도전성 범프와 상기 솔더볼을 감싸도록 형성된 것을 특징으로 한다.
또한, 상기 층간 부재는 에폭시 플럭스, 에폭시 수지, 에폭시 몰딩 컴파운드(EMC) 또는 이방성 전도 재료(ACP)로 형성될 수 있다.
또한, 상기 층간 부재는 상기 도전성 범프와 상기 솔더볼을 감싸는 제 1 층간 부재와 상기 제 1 층간 부재의 외주연에 형성된 제 2 층간 부재를 포함할 수 있다.
여기서, 상기 제 1 층간 부재는 에폭시 플럭스로 형성되고, 상기 제 2 층간 부재는 접착제로 형성될 수 있다.
또한, 상기 제 2 층간 부재는 상기 반도체 다이와 상기 인터포저 사이 및 상기 인캡슐란트와 상기 인터포저 사이에 형성될 수 있다.
더불어, 본 발명에 의한 반도체 패키지의 제조 방법은 절연층과 상기 절연층의 상면에 형성된 제 1 배선 패턴과 상기 절연층의 하면에 형성된 제 2 배선 패턴을 포함하는 회로 기판과, 상기 회로 기판의 상면에 안착된 반도체 다이와, 상기 회로 기판의 상부에서 상기 반도체 다이를 인캡슐레이션하며 상기 제 1 배선 패턴을 외부로 노출시키는 관통 비아가 형성된 인캡슐란트와, 상기 관통 비아에 형성되며 상기 제 1 배선 패턴에 전기적으로 연결된 도전성 범프를 포함하는 반도체 디바이스를 준비하는 반도체 디바이스 준비 단계; 상기 반도체 디바이스의 상부에 층간 부재를 도포하는 층간 부재 형성 단계; 및 상기 층간 부재의 상부에 절연체와 상기 절연체의 하면에 형성된 배선 패턴과 상기 배선 패턴에 형성된 솔더볼을 포함하는 인터포저를 위치시키고, 리플로우 공정을 수행하는 리플로우 단계를 포함하는 것을 특징으로 한다.
또한, 상기 리플로우 단계에서는 상기 도전성 범프와 상기 솔더볼이 용착될 수 있다.
또한, 상기 리플로우 단계에서 상기 층간 부재는 상기 반도체 디바이스와 인터포저 사이에서 경화될 수 있다.
여기서, 상기 층간 부재는 상기 도전성 범프와 상기 솔더볼의 측면을 감쌀 수 있다.
또한, 상기 층간 부재 형성 단계에서는 상기 반도체 디바이스의 상부를 모두 덮도록 상기 층간 부재를 도포할 수 있다.
여기서, 상기 층간 부재는 에폭시 플럭스, 에폭시 수지, 에폭시 몰딩 컴파운드(EMC) 또는 이방성 전도 재료(ACP)로 형성될 수 있다.
또한, 상기 층간 부재 형성 단계에서는 상기 관통 비아의 상부에 제 1 층간 부재를 형성하고, 상기 반도체 다이 및 인캡슐란트의 상부에 제 2 층간 부재를 형성할 수 있다.
여기서, 상기 제 1 층간 부재는 에폭시 플럭스로 형성되고, 상기 제 2 층간 부재는 접착제로 형성될 수 있다.
더불어, 본 발명에 의한 반도체 패키지의 제조 방법은 절연층과 상기 절연층의 상면에 형성된 제 1 배선 패턴과 상기 절연층의 하면에 형성된 제 2 배선 패턴을 포함하는 회로 기판과, 상기 회로 기판의 상면에 안착된 반도체 다이와, 상기 회로 기판의 상부에서 상기 반도체 다이를 인캡슐레이션하며 상기 제 1 배선 패턴을 외부로 노출시키는 관통 비아가 형성된 인캡슐란트와, 상기 관통 비아에 형성되며 상기 제 1 배선 패턴에 전기적으로 연결된 도전성 범프를 포함하는 반도체 디바이스를 준비하는 반도체 디바이스 준비 단계; 상기 반도체 디바이스의 상부에 제 1 층간 부재를 도포하는 제 1 층간 부재 형성 단계; 상기 층간 부재의 상부에 절연체와 상기 절연체의 하면에 형성된 배선 패턴과 상기 배선 패턴에 형성된 솔더볼을 포함하는 인터포저를 위치시키고, 리플로우 공정을 수행하는 리플로우 단계; 및 상기 반도체 디바이스와 상기 인터포저 사이에 제 2 층간 부재를 주입하는 제 2 층간 부재 형성 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 층간 부재 형성 단계에서는 상기 관통 비아의 상부에 제 1 층간 부재를 도포할 수 있다.
또한, 상기 리플로우 단계에서는 상기 도전성 범프와 상기 솔더볼이 용착되고, 상기 제 1 층간 부재가 상기 도전성 범프와 솔더볼의 측면을 감쌀 수 있다.
또한, 상기 제 2 층간 부재 형성 단계에서는 상기 반도체 다이와 상기 인터포저 사이 및 상기 인캡슐란트와 상기 인터포저 사이에 제 2 층간 부재를 주입할 수 있다.
또한, 상기 제 1 층간 부재 형성 단계에서는 디핑 방식에 의해 상기 솔더볼에 제 1 층간 부재를 형성할 수 있다.
더불어, 본 발명에 의한 반도체 패키지는 절연층과, 상기 절연층의 상면에 형성된 제 1 배선 패턴과, 상기 절연층의 하면에 형성된 제 2 배선 패턴을 포함하는 회로 기판; 상기 회로 기판의 상부에 안착된 반도체 다이; 상기 회로 기판 및 반도체 다이의 상부에 안착되며, 절연체와 상기 절연체의 하면에 형성된 배선 패턴과 상기 배선 패턴에 형성된 도전성 필러를 포함하는 인터포저; 및 상기 회로 기판과 상기 인터포저 사이에 개재된 층간 부재;를 포함하고, 상기 도전성 필러는 상기 제 1 배선 패턴에 전기적으로 연결되며, 상기 층간 부재는 상기 도전성 필러의 측면을 감싸도록 형성된 것을 특징으로 한다.
또한, 상기 층간 부재는 에폭시 플럭스, 에폭시 수지, 에폭시 몰딩 컴파운드(EMC) 또는 이방성 전도 재료(ACP)로 형성될 수 있다.
또한, 상기 층간 부재는 상기 도전성 필러와, 상기 도전성 필러와 전기적으로 연결된 상기 회로 기판의 제 1 배선 패턴과, 상기 인터포저의 배선 패턴을 감싸는 제 1 층간 부재와 상기 제 1 층간 부재의 외주연에 형성된 제 2 층간 부재를 포함할 수 있다.
여기서, 상기 제 1 층간 부재는 에폭시 플럭스로 형성되고, 상기 제 2 층간 부재는 접착제로 형성될 수 있다.
또한, 상기 제 2 층간 부재는 상기 반도체 다이와 상기 인터포저 사이 및 상기 회로 기판과 상기 인터포저 사이에 형성될 수 있다.
또한, 상기 제 2 층간 부재는 상기 반도체 다이와 상기 인터포저 사이에 형성될 수 있다.
더불어, 본 발명에 의한 반도체 패키지의 제조 방법은 절연층과, 상기 절연층의 상면에 형성된 제 1 배선 패턴과, 상기 절연층의 하면에 형성된 제 2 배선 패턴을 포함하는 회로 기판의 상부에 반도체 다이를 부착하는 반도체 다이 부착 단계; 상기 회로 기판과 상기 반도체 다이의 상부에 층간 부재를 도포하는 층간 부재 형성 단계; 및 상기 층간 부재의 상부에 절연체와 상기 절연체의 하면에 형성된 배선 패턴과 상기 배선 패턴에 형성된 도전성 필러를 포함하는 인터포저를 위치시키고, 리플로우 공정을 수행하는 리플로우 단계를 포함하는 것을 특징으로 한다.
또한, 상기 리플로우 단계에서는 상기 도전성 필러가 상기 회로 기판의 제 1 배선 패턴에 전기적으로 연결될 수 있다.
또한, 상기 리플로우 단계에서 상기 층간 부재는 상기 회로 기판과 인터포저 사이에서 경화될 수 있다.
또한, 상기 층간 부재는 상기 도전성 필러와, 상기 도전성 필러와 전기적으로 연결된 상기 회로 기판의 제 1 배선 패턴과, 상기 인터포저의 배선 패턴을 감쌀 수 있다.
여기서, 상기 층간 부재는 에폭시 플럭스, 에폭시 수지, 에폭시 몰딩 컴파운드(EMC) 또는 이방성 전도 재료(ACP)로 형성될 수 있다.
또한, 상기 층간 부재 형성 단계에서는 상기 제 1 배선 패턴의 상부에 제 1 층간 부재를 형성하고, 상기 반도체 다이의 상부에 제 2 층간 부재를 형성할 수 있다.
여기서, 상기 제 1 층간 부재는 에폭시 플럭스로 형성되고, 상기 제 2 층간 부재는 접착제로 형성될 수 있다.
더불어, 본 발명에 의한 반도체 패키지의 제조 방법은 절연층과, 상기 절연층의 상면에 형성된 제 1 배선 패턴과, 상기 절연층의 하면에 형성된 제 2 배선 패턴을 포함하는 회로 기판의 상부에 반도체 다이를 부착하는 반도체 다이 부착 단계; 상기 회로 기판의 상부에 제 1 층간 부재를 도포하는 제 1 층간 부재 형성 단계; 상기 층간 부재의 상부에 절연체와 상기 절연체의 하면에 형성된 배선 패턴과 상기 배선 패턴에 형성된 도전성 필러를 포함하는 인터포저를 위치시키고, 리플로우 공정을 수행하는 리플로우 단계; 및 상기 회로 기판과와 상기 인터포저 사이에 제 2 층간 부재를 주입하는 제 2 층간 부재 형성 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 층간 부재 형성 단계에서는 상기 회로 기판의 제 1 배선 패턴에 제 1 층간 부재를 도포할 수 있다.
또한, 상기 리플로우 단계에서는 상기 도전성 필러가 상기 제 1 배선 패턴에 전기적으로 연결되고, 상기 제 1 층간 부재가 상기 도전성 필러와, 상기 도전성 필러와 전기적으로 연결된 상기 회로 기판의 제 1 배선 패턴과, 상기 인터포저의 배선 패턴을 감쌀 수 있다.
또한, 상기 제 2 층간 부재 형성 단계에서는 상기 반도체 다이와 상기 인터포저 사이 및 상기 회로 기판과 상기 인터포저 사이에 제 2 층간 부재를 주입할 수 있다.
더불어, 본 발명에 의한 반도체 패키지는 절연층과 상기 절연층의 상면에 형성된 제 1 배선 패턴과 상기 절연층의 하면에 형성된 제 2 배선 패턴을 포함하는 회로 기판과, 상기 회로 기판의 상면에 안착되며 상부에 금속층이 형성된 반도체 다이와, 상기 회로 기판의 상부에서 상기 반도체 다이를 인캡슐레이션하며 상기 제 1 배선 패턴을 외부로 노출시키는 관통 비아가 형성된 인캡슐란트와, 상기 관통 비아에 형성되며 상기 제 1 배선 패턴에 전기적으로 연결된 도전성 범프를 포함하는 반도체 디바이스; 상기 반도체 디바이스의 상부에 안착되며, 절연체와 상기 절연체의 하면에 형성된 배선 패턴과 도전성 패드 및 상기 배선 패턴에 형성된 솔더볼을 포함하는 인터포저; 및 상기 반도체 다이와 상기 인터포저 사이에 개재된 방열 부재를 포함하고, 상기 방열 부재는 상기 금속층과 상기 도전성 패드에 전기적으로 연결된 것을 특징으로 한다.
또한, 상기 방열 부재는 솔더 페이스트로 형성될 수 있다.
또한, 상기 반도체 디바이스와 상기 인터포저 사이에 개재된 층간 부재를 더 포함할 수 있다.
여기서, 상기 층간 부재는 상기 인캡슐란트와 상기 인터포저 사이에 형성될 수 있다.
더불어, 본 발명에 의한 반도체 패키지는 절연체와 상기 절연체의 상면에 형성된 배선 패턴과 도전성 패드 및 상기 배선 패턴에 형성된 솔더볼을 포함하는 인터포저; 상기 인터포저의 상부에 안착되며, 절연층과 상기 절연층의 하면에 형성된 제 1 배선 패턴과 상기 절연층의 상면에 형성된 제 2 배선 패턴을 포함하는 회로 기판과, 상기 회로 기판의 하면에 안착되며 하면에 금속층이 형성된 반도체 다이와, 상기 회로 기판의 하부에서 상기 반도체 다이를 인캡슐레이션하며 상기 제 1 배선 패턴을 외부로 노출시키는 관통 비아가 형성된 인캡슐란트와, 상기 관통 비아에 형성되며 상기 제 1 배선 패턴에 전기적으로 연결된 도전성 범프를 포함하는 반도체 디바이스; 및 상기 인터포저와 상기 반도체 다이 사이에 개재된 방열 부재를 포함하고, 상기 방열 부재는 상기 금속층과 상기 도전성 패드에 전기적으로 연결된 것을 특징으로 한다.
또한, 상기 방열 부재는 솔더 페이스트로 형성될 수 있다.
더불어, 본 발명에 의한 반도체 패키지의 제조 방법은 절연층과 상기 절연층의 상면에 형성된 제 1 배선 패턴과 상기 절연층의 하면에 형성된 제 2 배선 패턴을 포함하는 회로 기판과, 상기 회로 기판의 상면에 안착되며 상부에 금속층이 형성된 반도체 다이와, 상기 회로 기판의 상부에서 상기 반도체 다이를 인캡슐레이션하며 상기 제 1 배선 패턴을 외부로 노출시키는 관통 비아가 형성된 인캡슐란트와, 상기 관통 비아에 형성되며 상기 제 1 배선 패턴에 전기적으로 연결된 도전성 범프를 포함하는 반도체 디바이스를 준비하는 반도체 디바이스 준비 단계; 상기 반도체 다이의 상부에 방열 부재를 도포하는 방열 부재 형성 단계; 및 상기 방열 부재의 상부에 절연체와 상기 절연체의 하면에 형성된 배선 패턴과 도전성 패드 및 상기 배선 패턴에 형성된 솔더볼을 포함하는 인터포저를 위치시키고, 리플로우 공정을 수행하는 리플로우 단계;를 포함하는 것을 특징으로 한다.
또한, 상기 방열 부재 형성 단계에서는 상기 반도체 다이의 금속층에 상기 방열 부재를 도포할 수 있다.
또한, 상기 리플로우 단계에서는 상기 도전성 범프와 상기 솔더볼이 용착되고, 상기 방열 부재가 상기 금속층 및 상기 도전성 패드에 전기적으로 연결될 수 있다.
여기서, 상기 방열 부재는 솔더 페이스트로 형성될 수 있다.
또한, 상기 리플로우 단계 후에는 상기 반도체 디바이스와 상기 인터포저 사이에 층간 부재를 주입하는 층간 부재 형성 단계를 더 포함할 수 있다.
더불어, 본 발명에 의한 반도체 패키지의 제조 방법은 절연체와 상기 절연체의 상면에 형성된 배선 패턴과 도전성 패드 및 상기 배선 패턴에 형성된 솔더볼을 포함하는 인터포저를 준비하는 인터포저 준비 단계; 상기 인터포저의 상부에 방열 부재를 도포하는 방열 부재 형성 단계; 및 상기 방열 부재의 상부에 절연층과 상기 절연층의 하면에 형성된 제 1 배선 패턴과 상기 절연층의 상면에 형성된 제 2 배선 패턴을 포함하는 회로 기판과, 상기 회로 기판의 하면에 안착되며 하면에 금속층이 형성된 반도체 다이와, 상기 회로 기판의 하부에서 상기 반도체 다이를 인캡슐레이션하며 상기 제 1 배선 패턴을 외부로 노출시키는 관통 비아가 형성된 인캡슐란트와, 상기 관통 비아에 형성되며 상기 제 1 배선 패턴에 전기적으로 연결된 도전성 범프를 포함하는 반도체 디바이스를 위치시키고, 리플로우 공정을 수행하는 리플로우 단계;를 포함하는 것을 특징으로 한다.
또한, 상기 방열 부재 형성 단계에서는 상기 인터포저의 도전성 패드에 상기 방열 부재를 도포할 수 있다.
또한, 상기 리플로우 단계에서는 상기 도전성 범프와 상기 솔더볼이 용착되고, 상기 방열 부재가 상기 금속층 및 상기 도전성 패드에 전기적으로 연결될 수 있다.
여기서, 상기 방열 부재는 솔더 페이스트로 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 반도체 디바이스와 인터포저 사이에 에폭시 플럭스로 이루어진 층간 부재를 형성함으로써, 반도체 디바이스와 인터포저 사이의 결합력을 높여 신뢰성을 향상시키며 워페이지 현상을 줄일 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지는 반도체 디바이스와 인터포저 사이에 솔더 페이스트로 이루어진 방열 부재를 형성함으로써, 반도체 디바이스에서 발생하는 열을 인터포저를 통해서 외부로 빠르게 방출할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도이다.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도이다.
도 5는 본 발명의 또다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 또다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 7은 본 발명의 또다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 8a 내지 도 8d는 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도이다.
도 9a 내지 도 9e는 본 발명의 또다른 반도체 패키지의 제조 방법을 도시한 단면도이다.
도 10a 및 도 10b는 본 발명의 또다른 반도체 패키지의 제조 방법을 도시한 단면도이다.
도 11은 본 발명의 또다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 12는 본 발명의 또다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 13은 본 발명의 또다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 14a 내지 도 14e는 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도이다.
도 15a 내지 도 15d는 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도이다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 반도체 디바이스(110), 인터포저(160) 및 층간 부재(170)를 포함한다.
상기 반도체 디바이스(110)는 회로 기판(120), 반도체 다이(130), 인캡슐란트(140) 및 도전성 범프(150)를 포함한다. 이러한 반도체 디바이스(110)를 TMV 반도체 디바이스라고 한다.
상기 회로 기판(120)은 평평한 상면과 하면을 갖는 절연층(121), 상기 절연층(121)의 상면에 형성된 제 1 배선 패턴(122)과 절연층(121)의 하면에 형성된 제 2 배선 패턴(123), 상기 제 1,2 배선 패턴(122,123)의 외주연에 일정 두께로 형성된 패시베이션층(124)을 포함한다. 이러한 회로 기판(120)은 양면으로 형성된 인쇄회로기판(PCB:Printed Circuit Board)일 수 있다. 여기서, 상기 제 2 배선 패턴(123)에는 솔더볼(미도시)이 용착되어 외부 회로와 전기적으로 연결될 수 있다.
상기 반도체 다이(130)는 상기 회로 기판(120)의 상부에 안착된다. 상기 반도체 다이(130)는 일반적으로 실리콘 재질로 형성되며, 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 또한, 상기 반도체 다이(130)의 하부에는 다수의 솔더볼(131)이 형성된다. 상기 반도체 다이(130)는 상기 솔더볼(131)을 통해 상기 회로 기판(120)과 전기적으로 연결된다. 상기 솔더볼(131)은 상기 회로 기판(120)의 제 1 배선 패턴(122)에 전기적으로 연결될 수 있다.
상기 인캡슐란트(140)는 상기 회로 기판(120)의 상부에서 상기 반도체 다이(130)를 인캡슐레이션한다. 상기 인캡슐란트(140)는 상기 반도체 다이(130)의 상부를 외부로 노출시킨다. 또한, 상기 인캡슐란트(140)에는 관통 비아(141)가 형성된다. 상기 관통 비아(141)는 상기 회로 기판(120)의 제 1 배선 패턴(122) 위에 형성되어, 상기 제 1 배선 패턴(122)을 외부로 노출시킨다.
상기 도전성 범프(150)는 상기 관통 비아(141)에 의해 외부로 노출된 제 1 배선 패턴(122)에 형성된다. 상기 도전성 범프(150)는 상기 제 1 배선 패턴(122)을 통해 상기 반도체 다이(130)와 전기적으로 연결된다. 상기 도전성 범프(150)는 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
상기 인터포저(160)는 상기 반도체 디바이스(110)의 상부에 안착된다. 상기 인터포저(160)는 평평한 상면과 하면을 갖는 절연체(161), 상기 절연체(161)의 하면에 형성된 배선 패턴(162), 상기 배선 패턴(162)에 형성된 솔더볼(163)을 포함한다. 또한, 상기 인터포저(160)는 상부에 메모리 칩 또는 로직 칩과 같은 반도체 디바이스를 적층할 수 있도록, 상기 절연체(161)의 상면에도 배선 패턴이 형성될 수 있다. 상기 솔더볼(163)은 상기 반도체 디바이스(110)의 도전성 범프(150)와 전기적으로 연결된다. 즉, 상기 인터포저(160)가 상기 반도체 디바이스(110)의 상부에 안착될 때, 상기 솔더볼(163)이 상기 도전성 범프(150)에 용착되어 상기 인터포저(160)와 상기 반도체 디바이스(10)가 전기적으로 연결된다. 이러한 인터포저(160)는 실리콘 기판 또는 인쇄회로기판(PCB)일 수 있다.
상기 층간 부재(170)는 상기 반도체 디바이스(110)와 상기 인터포저(160) 사이에 형성된다. 즉, 상기 층간 부재(170)는 상기 회로 기판(120)의 상부에 안착된 반도체 다이(130)의 상면과 상기 인터포저(160)의 하면 사이에 개재된다. 또한, 상기 층간 부재(170)는 상기 반도체 디바이스(110)의 도전성 범프(150)와 상기 인터포저(160)의 솔더볼(163)의 측면을 감싸도록 형성된다.
상기 층간 부재(170)는 에폭시 플럭스(epoxy flux)로 형성될 수 있다. 상기 에폭시 플럭스는 도전성 범프(150)와 솔더볼(163) 주위를 감싸 도전성 범프(150)와 솔더볼(163)의 접착력을 향상시키고, 반도체 다이(130)에서 발생하는 열을 인터포저(160)로 전달하여 외부로 방출시킬 수 있다. 따라서, 본 발명에 따른 반도체 패키지(100)의 냉각 효율을 향상시킬 수 있다. 즉, 상기 층간 부재(170)는 상기 반도체 디바이스(110)와 인터포저(160)의 결합을 견고하게 하는 역할을 한다. 또한, 상기 층간 부재(170)는 반도체 디바이스(110)와 인터포저(160) 사이의 워페이지(warpage) 현상을 줄이는 역할을 한다.
또한, 상기 층간 부재(170)는 상기 반도체 디바이스(110)와 상기 인터포저(160) 사이에 에폭시 수지를 주입하거나, 에폭시 몰딩 컴파운드(EMC:Epoxy molding compound)로 형성될 수 있다. 더불어, 상기 층간 부재(170)는 이방성 전도 재료(ACP)로 형성될 수 있다. 상기 이방성 전도 재료는 바인더와 도전 필러가 혼합되어 있어서 열압착에 의해 압착된 상하 전극은 기계적, 전기적으로 접속된다. 또한, 상기 바인더는 절연체이므로 인접한 회로에 존재하는 도전 필러 사이에서는 절연성을 유지한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 반도체 디바이스(110), 인터포저(160) 및 층간 부재(270)를 포함한다. 도 2에 도시된 반도체 패키지(200)는 도 1에 도시된 반도체 패키지(100)와 유사하다. 따라서, 이하에서는 그 차이점에 대해서만 설명하기로 한다.
상기 층간 부재(270)는 상기 반도체 디바이스(110)와 상기 인터포저(160) 사이에 형성된다. 상기 층간 부재(270)는 상기 도전성 범프(150)와 상기 솔더볼(163)의 측면을 감싸는 제 1 층간 부재(271)와 상기 제 1 층간 부재(271)의 외주연에 형성된 제 2 층간 부재(272)를 포함한다.
상기 제 1 층간 부재(271)는 상기 반도체 디바이스(110)의 도전성 범프(150)와 상기 인터포저(160)의 솔더볼(163)이 용착된 주변에 형성된다. 이때, 상기 제 1 층간 부재(271)는 상기 반도체 디바이스(110)의 관통 비아(141)를 채우도록 형성될 수 있다. 또한, 상기 제 1 층간 부재(271)는 에폭시 플럭스(epoxy flux)로 형성되며, 도전성 범프(150)와 솔더볼(163) 주위를 감싸도록 형성된다. 따라서, 상기 제 1 층간 부재(271)는 도전성 범프(150)와 솔더볼(163)의 접착력을 향상시킬 수 있다.
상기 제 2 층간 부재(272)는 상기 제 1 층간 부재(271)의 외주연에 형성된다. 다시 말해, 상기 제 2 층간 부재(272)는 상기 도전성 범프(150)와 솔더볼(163)이 용착되지 않은 부분의 반도체 디바이스(110)와 인터포저(160) 사이에 형성된다. 구체적으로, 상기 제 2 층간 부재(272)는 상기 반도체 다이(130)와 인터포저(160) 사이 및 인캡슐란트(140)와 인터포저(160) 사이에 형성된다. 이러한 제 2 층간 부재(272)는 에폭시 수지, 에폭시 몰딩 컴파운드 등과 같은 일반적인 접착제로 형성될 수 있다. 상기 제 2 층간 부재(272)는 상기 반도체 다이(130)에서 발생하는 열을 인터포저(160)로 전달하여 외부로 방출시키는 역할을 한다. 또한, 상기 제 2 층간 부재(272)는 반도체 디바이스(110)와 인터포저(160)의 결합력을 향상시키는 역할을 한다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도이다.
본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 반도체 디바이스 준비 단계, 층간 부재 형성 단계 및 리플로우 단계를 포함한다. 이하에서는 도 3a 내지 도 3d를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기로 한다.
상기 반도체 디바이스 준비 단계에서는, 도 3a 에 도시된 바와 같이, 상면에 제 1 배선 패턴(122)이 형성된 회로 기판(120)과, 상기 회로 기판(120)의 상면에 안착된 반도체 다이(130)와, 상기 회로 기판(120)의 상부에서 상기 반도체 다이(130)를 인캡슐레이션하는 인캡슐란트(140)와, 상기 인캡슐란트(140)를 관통하며 상기 제 1 배선 패턴(122)에 형성된 도전성 범프(150)를 포함하는 반도체 디바이스(110)를 준비한다. 여기서, 상기 회로 기판(120)은 평평한 상면과 하면을 갖는 절연층(121), 상기 절연층(121)의 상면에 형성된 제 1 배선 패턴(122)과 절연층(121)의 하면에 형성된 제 2 배선 패턴(123), 상기 제 1,2 배선 패턴(122,123)의 외주연에 일정 두께로 형성된 패시베이션층(124)을 포함하여 이루어질 수 있다.
상기 층간 부재 형성 단계에서는, 도 3b에 도시된 바와 같이, 상기 반도체 디바이스(110)의 상부에 층간 부재(170)를 도포한다. 이때, 상기 층간 부재(170)는 상기 반도체 디바이스(110)의 상부를 모두 덮도록 형성된다. 상기 층간 부재(170)는 에폭시 플럭스(epoxy flux) 또는 이방성 전도 재료(ACP)로 형성될 수 있다. 여기서, 에폭시 플럭스는 도전성 범프(150)와 후술되는 인터포저(160)의 솔더볼(163) 주위를 감싸 도전성 범프(150)와 솔더볼(163)의 접착력을 향상시키고, 반도체 다이(130)에서 발생하는 열을 인터포저(160)로 전달하여 외부로 방출시킬 수 있다. 또한, 이방성 전도 재료는 바인더와 도전 필러가 혼합되어 있어서 열압착에 의해 압착된 상하 전극은 기계적, 전기적으로 접속되며, 상기 바인더는 절연체이므로 인접한 회로에 존재하는 도전 필러 사이에서는 절연성을 유지할 수 있다.
상기 리플로우 단계에서는, 도 3c에 도시된 바와 같이, 상기 층간 부재(170)의 상부에 절연체(161), 상기 절연체(161)의 하면에 형성된 배선 패턴(162), 상기 배선 패턴(162)에 형성된 솔더볼(163)을 포함하는 인터포저(160)를 위치시키고 리플로우(reflow) 공정을 수행한다. 이에 따라, 도 3d에 도시된 바와 같이, 상기 반도체 디바이스(110)의 도전성 범프(150)와 상기 인터포저(160)의 솔더볼(163)이 용착된다. 더불어, 상기 층간 부재(170)가 반도체 디바이스(110)와 인터포저(160) 사이에서 경화되어, 상기 반도체 디바이스(110)와 인터포저(160)의 결합력을 향상시키게 된다.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도이다.
본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은 반도체 디바이스 준비 단계, 제 1 층간 부재 형성 단계, 리플로우 단계 및 제 2 층간 부재 형성 단계를 포함한다. 이하에서는 도 4a 내지 도 4g를 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기로 한다.
상기 반도체 디바이스 준비 단계에서는, 도 4a에 도시된 바와 같이, 상면에 형성된 제 1 배선 패턴(122)이 형성된 회로 기판(120)과, 상기 회로 기판(120)의 상면에 안착된 반도체 다이(130)와, 상기 회로 기판(120)의 상부에서 상기 반도체 다이(130)를 인캡슐레이션하는 인캡슐란트(140)와, 상기 인캡슐란트(140)를 관통하며 상기 제 1 배선 패턴(122)에 형성된 도전성 범프(150)를 포함하는 반도체 디바이스(110)를 준비한다.
상기 제 1 층간 부재 형성 단계에서는, 도 4b에 도시된 바와 같이, 상기 반도체 디바이스(110)의 상부에 제 1 층간 부재(271)를 형성한다. 이때, 상기 제 1 층간 부재(271)는 상기 반도체 디바이스(110)에서 도전성 범프(150)가 형성된 관통 비아(141)의 상부를 덮도록 형성한다. 상기 제 1 층간 부재(271)는 에폭시 플럭스(epoxy flux)로 형성될 수 있다.
상기 리플로우 단계에서는, 도 4c에 도시된 바와 같이, 상기 제 1 층간 부재(271)의 상부에 절연체(161), 상기 절연체(161)의 하면에 형성된 배선 패턴(162), 상기 배선 패턴(162)에 형성된 솔더볼(163)을 포함하는 인터포저(160)를 위치시키고 리플로우(reflow) 공정을 수행한다. 이에 따라, 도 4d에 도시된 바와 같이, 상기 반도체 디바이스(110)의 도전성 범프(150)와 상기 인터포저(160)의 솔더볼(163)이 용착된다. 더불어, 상기 제 1 층간 부재(271)가 상기 도전성 범프(150)와 솔더볼(163)의 측면을 감싸면서 경화되어, 상기 반도체 디바이스(110)와 인터포저(160)의 결합력을 향상시키게 된다.
상기 제 2 층간 부재 형성 단계에서는, 도 4e에 도시된 바와 같이, 상기 반도체 디바이스(110)와 인터포저(160) 사이에 제 2 층간 부재(272)를 주입하여 경화시킨다. 상기 제 2 층간 부재(272)는 일반적인 접착제 또는 에폭시 수지 등으로 형성될 수 있다. 이러한 공정에 따라 본 발명에 따른 반도체 패키지(200)를 완성할 수 있다.
또한, 상기 제 2 층간 부재(272)는, 도 4f에 도시된 바와 같이, 상기 제 1 층간 부재 형성 단계에서 상기 반도체 디바이스(110)의 상부에 미리 형성할 수 있다. 즉, 상기 반도체 디바이스(110)의 상부에 제 1 층간 부재(271)와 제 2 층간 부재(272)를 모두 형성한 후에 리플로우 공정을 거쳐서, 도 4e에 도시된 바와 같이, 본 발명에 따른 반도체 패키지(200)를 완성할 수 있다.
더불어, 상기 제 1 층간 부재(271)는, 도 4g에 도시된 바와 같이, 디핑(dipping) 방식에 의해 형성할 수도 있다. 즉, 상기 인터포저(160)의 솔더볼(163)에 제 1 층간 부재(271)를 디핑 방식에 의해 미리 형성한 후에, 상기 인터포저(160)를 반도체 디바이스(110)의 상부에 안착시킨 뒤 리플로우 공정을 수행하여, 도 4d에 도시된 바와 같이, 상기 제 1 층간 부재(271)가 도전성 범프(150)와 솔더볼(163)의 측면을 감싸도록 형성할 수 있다.
도 5는 본 발명의 또다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5를 참조하면, 본 발명에 따른 반도체 패키지(300)는 회로 기판(310), 반도체 다이(320), 인터포저(330) 및 층간 부재(340)를 포함한다.
상기 회로 기판(310)은 평평한 상면과 하면을 갖는 절연층(311), 상기 절연층(311)의 상면에 형성된 제 1 배선 패턴(312)과 절연층(311)의 하면에 형성된 제 2 배선 패턴(313), 상기 제 1,2 배선 패턴(312,313)의 외주연에 일정 두께로 형성된 패시베이션층(314)을 포함한다. 이러한 회로 기판(310)은 양면으로 형성된 인쇄회로기판(PCB:Printed Circuit Board)일 수 있다. 여기서, 상기 제 2 배선 패턴(313)에는 솔더볼(미도시)이 용착되어 외부 회로와 전기적으로 연결될 수 있다.
상기 반도체 다이(320)는 상기 회로 기판(310)의 상부에 안착된다. 상기 반도체 다이(320)는 일반적으로 실리콘 재질로 형성되며, 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 또한, 상기 반도체 다이(320)의 하부에는 다수의 솔더볼(321)이 형성된다. 상기 반도체 다이(320)는 상기 솔더볼(321)을 통해 상기 회로 기판(310)과 전기적으로 연결된다. 상기 솔더볼(321)은 상기 회로 기판(310)의 제 1 배선 패턴(312)에 전기적으로 연결될 수 있다. 또한, 상기 반도체 다이(320)와 상기 회로 기판(310) 사이에는 언더필(underfill)(322)이 형성될 수 있다. 상기 언더필(322)은 상기 반도체 다이(320)와 회로 기판(310) 사이에 주입되어, 상기 솔더볼(321)을 몰드한다.
상기 인터포저(330)는 상기 회로 기판(310)과 상기 반도체 다이(320)의 상부에 안착된다. 상기 인터포저(330)는 평평한 상면과 하면을 갖는 절연체(331), 상기 절연체(331)의 하면에 형성된 배선 패턴(332), 상기 배선 패턴(332)에 형성된 도전성 필러(333)를 포함한다. 또한, 상기 인터포저(330)는 상부에 메모리 칩 또는 로직 칩과 같은 반도체 디바이스를 적층할 수 있도록, 상기 절연체(331)의 상면에도 배선 패턴이 형성될 수 있다. 상기 도전성 필러(333)는 상기 회로 기판(310)의 제 1 배선 패턴(312)에 전기적으로 연결된다. 상기 도전성 필러(333)에는 솔더캡(333a)이 형성되어 상기 제 1 배선 패턴(312)에 용이하게 결합될 수 있다. 상기 도전성 필러(333)는 상기 반도체 다이(320)의 높이와 동일하거나 그보다 높게 형성될 수 있다. 이러한 도전성 필러(333)는 상기 제 1 배선 패턴(312)을 통해서 상기 인터포저(330)와 상기 반도체 다이(320)를 전기적으로 연결한다. 또한, 상기 도전성 필러(333)는 구리 필러로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다. 더불어, 상기 인터포저(330)는 실리콘 기판 또는 인쇄회로기판(PCB)일 수 있다.
상기 층간 부재(340)는 상기 회로 기판(310)과 상기 인터포저(330) 사이에 형성된다. 구체적으로, 상기 층간 부재(340)는 상기 회로 기판(310)과 인터포저(330) 사이에 위치한 반도체 다이(320)와 도전성 필러(333)의 측면을 감싸도록 상기 회로 기판(310)과 인터포저(330) 사이에 형성된다.
상기 층간 부재(340)는 에폭시 플럭스(epoxy flux)로 형성될 수 있다. 상기 에폭시 플럭스는 도전성 필러(333)의 주위를 감싸 솔더캡(333a)과 제 1 배선 패턴(312)의 접착력을 향상시키고, 반도체 다이(320)에서 발생하는 열을 인터포저(330)로 전달하여 외부로 방출시킬 수 있다. 따라서, 본 발명에 따른 반도체 패키지(300)의 냉각 효율을 향상시킬 수 있다. 또한, 상기 층간 부재(340)는 상기 회로 기판(310)과 인터포저(330)의 결합을 견고하게 하는 역할을 한다. 더불어, 상기 층간 부재(340)는 회로 기판(310)과 인터포저(330) 사이의 워페이지(warpage) 현상을 줄이는 역할을 한다.
또한, 상기 층간 부재(340)는 상기 회로 기판(310)과 상기 인터포저(330) 사이에 에폭시 수지를 주입하여 형성하거나, EMC(Epoxy molding compound)로 형성될 수 있다. 더불어, 상기 층간 부재(340)는 이방성 전도 재료(ACP)로 형성될 수 있다. 상기 이방성 전도 재료는 바인더와 도전 필러가 혼합되어 있어서 열압착에 의해 압착된 상하 전극은 기계적, 전기적으로 접속된다. 또한, 상기 바인더는 절연체이므로 인접한 회로에 존재하는 도전 필러 사이에서는 절연성을 유지한다.
도 6은 본 발명의 또다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6을 참조하면, 본 발명에 따른 반도체 패키지(400)는 회로 기판(310), 반도체 다이(320), 인터포저(330) 및 층간 부재(440)를 포함한다. 도 6에 도시된 반도체 패키지(400)는 도 5에 도시된 반도체 패키지(300)와 유사하다. 따라서, 이하에서는 그 차이점에 대해서만 설명하기로 한다.
상기 층간 부재(440)는 상기 회로 기판(310)과 상기 인터포저(330) 사이에 형성된다. 구체적으로, 상기 층간 부재(440)는 상기 도전성 필러(333)의 측면을 감싸는 제 1 층간 부재(441)와 상기 제 1 층간 부재(441)의 외주연에 형성된 제 2 층간 부재(442)를 포함한다.
상기 제 1 층간 부재(441)는 상기 도전성 필러(333)의 측면을 감싸도록 형성된다. 또한, 상기 제 1 층간 부재(441)는 상기 도전성 필러(333)가 전기적으로 연결된 회로 기판(310)의 제 1 배선 패턴(312)과 인터포저(330)의 배선 패턴(332)의 주변에 형성된다. 또한, 상기 제 1 층간 부재(441)는 에폭시 플럭스(epoxy flux)로 형성되며, 도전성 필러(333)의 솔더캡(333a)과 회로 기판(310)의 제 1 배선 패턴(312)을 감싸도록 형성된다. 따라서, 상기 제 1 층간 부재(441)는 도전성 필러(333)와 제 1 배선 패턴(312)의 접착력을 향상시킬 수 있다.
상기 제 2 층간 부재(442)는 상기 제 1 층간 부재(441)의 외주연에 형성된다. 다시 말해, 상기 제 2 층간 부재(442)는 상기 도전성 필러(333)가 형성되지 않은 부분의 회로 기판(310)과 인터포저(330) 사이에 형성된다. 구체적으로, 상기 제 2 층간 부재(442)는 회로 기판(310)과 인터포저(330) 사이 또는 반도체 다이(320)와 인터포저(30) 사이에 형성된다. 상기 제 2 층간 부재(442)는 상기 반도체 다이(320)에서 발생하는 열을 상기 인터포저(330)로 전달하여 외부로 방출시키는 역할을 한다. 이러한 제 2 층간 부재(442)는 일반적인 접착제, 에폭시 수지 또는 MUF(Molded Underfill)로 형성될 수 있다.
도 7은 본 발명의 또다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 7을 참조하면, 본 발명에 따른 반도체 패키지(500)는 회로 기판(310), 반도체 다이(320), 인터포저(330) 및 층간 부재(540)를 포함한다. 도 7에 도시된 반도체 패키지(500)는 도 6에 도시된 반도체 패키지(400)와 유사하다. 따라서, 이하에서는 그 차이점에 대해서만 설명하기로 한다.
상기 층간 부재(540)는 상기 회로 기판(310)과 상기 인터포저(330) 사이에 형성된다. 구체적으로, 상기 층간 부재(540)는 상기 도전성 필러(333)의 측면을 감싸는 제 1 층간 부재(541)와 상기 반도체 다이(320)와 인터포저(330) 사이에 형성된 제 2 층간 부재(542)를 포함한다. 즉, 도 7에 도시된 반도체 패키지(500)는 제 2 층간 부재(542)가 반도체 다이(320)와 인터포저(330) 사이에만 형성된 것을 나타낸 것이다.
상기 제 2 층간 부재(542)는 상기 반도체 다이(320)와 인터포저(330) 사이에 형성되어, 상기 반도체 다이(320)에서 발생하는 열을 상기 인터포저(330)로 전달하여 외부로 방출시키는 역할을 한다. 상기 제 2 층간 부재(542)는 열전도성 접착제로 형성될 수 있다.
도 8a 내지 도 8d는 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도이다.
본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법은 반도체 다이 부착 단계, 층간 부재 형성 단계 및 리플로우 단계를 포함한다. 이하에서는 도 8a 내지 도 8d를 참조하여, 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기로 한다.
상기 반도체 다이 부착 단계에서는, 도 8a에 도시된 바와 같이, 회로 기판(310)의 상부에 반도체 다이(320)를 부착하는 단계이다. 여기서, 상기 회로 기판(310)은 절연층(311), 상기 절연층(311)의 상면에 형성된 제 1 배선 패턴(312)과 절연층(311)의 하면에 형성된 제 2 배선 패턴(313), 상기 제 1,2 배선 패턴(312,313)의 외주연에 일정 두께로 형성된 패시베이션층(314)을 포함한다. 또한, 상기 반도체 다이(320)는 일반적으로 실리콘 재질로 형성되며, 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 또한, 상기 반도체 다이(320)의 하부에는 다수의 솔더볼(321)이 형성되며, 상기 반도체 다이(320)와 상기 회로 기판(310) 사이에는 언더필(underfill)(322)이 형성된다. 상기 반도체 다이 부착 단계에서 상기 솔더볼(321)은 상기 제 1 배선 패턴(312)에 전기적으로 연결된다.
상기 층간 부재 형성 단계에서는, 도 8b에 도시된 바와 같이, 상기 회로 기판(310)과 반도체 다이(320)의 상부에 층간 부재(340)를 도포한다. 상기 층간 부재(340)는 에폭시 플럭스(epoxy flux) 또는 이방성 전도 재료(ACP)로 형성될 수 있다. 여기서, 에폭시 플럭스는 후술되는 인터포저(330)의 도전성 필러(333)의 주위를 감싸 도전성 필러(333)와 제 1 배선 패턴(312)의 접착력을 향상시키고, 반도체 다이(320)에서 발생하는 열을 인터포저(330)로 전달하여 외부로 방출시킬 수 있다. 또한, 이방성 전도 재료는 바인더와 도전 필러가 혼합되어 있어서 열압착에 의해 압착된 상하 전극은 기계적, 전기적으로 접속되며, 상기 바인더는 절연체이므로 인접한 회로에 존재하는 도전 필러 사이에서는 절연성을 유지할 수 있다.
상기 리플로우 단계에서는, 도 8c에 도시된 바와 같이, 상기 층간 부재(340)의 상부에 절연체(331), 상기 절연체(331)의 하면에 형성된 배선 패턴(332), 상기 배선 패턴(332)에 형성된 도전성 필러(333)을 포함하는 인터포저(330)를 위치시키고 리플로우(reflow) 공정을 수행한다. 이에 따라, 도 8d에 도시된 바와 같이, 상기 도전성 필러(333)의 솔더캡(333a)이 회로 기판(310)의 제 1 배선 패턴(312)에 용착된다. 더불어, 상기 층간 부재(340)가 회로 기판(310)과 인터포저(330) 사이에서 경화되어, 상기 회로 기판(310) 및 반도체 다이(320)와 인터포저(330)의 결합력을 향상시키게 된다.
도 9a 내지 도 9e는 본 발명의 또다른 반도체 패키지의 제조 방법을 도시한 단면도이다. 도 10a 및 도 10b는 본 발명의 또다른 반도체 패키지의 제조 방법을 도시한 단면도이다.
본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법은 반도체 다이 부착 단계, 제 1 층간 부재 형성 단계, 리플로우 단계 및 제 2 층간 부재 형성 단계를 포함한다. 이하에서는 도 9a 내지 도 9e를 참조하여, 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기로 한다.
상기 반도체 다이 부착 단계에서는, 도 9a에 도시된 바와 같이, 회로 기판(310)의 상부에 반도체 다이(320)를 부착하는 단계이다. 여기서, 상기 회로 기판(310)은 절연층(311), 상기 절연층(311)의 상면에 형성된 제 1 배선 패턴(312)과 절연층(311)의 하면에 형성된 제 2 배선 패턴(313), 상기 제 1,2 배선 패턴(312,313)의 외주연에 일정 두께로 형성된 패시베이션층(314)을 포함한다. 또한, 상기 반도체 다이(320)는 일반적으로 실리콘 재질로 형성되며, 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 또한, 상기 반도체 다이(320)의 하부에는 다수의 솔더볼(321)이 형성되며, 상기 반도체 다이(320)와 상기 회로 기판(310) 사이에는 언더필(underfill)(322)이 형성된다. 상기 반도체 다이 부착 단계에서 상기 솔더볼(321)은 상기 제 1 배선 패턴(312)에 전기적으로 연결된다.
상기 제 1 층간 부재 형성 단계에서는, 도 9b에 도시된 바와 같이, 상기 회로 기판(310)의 상부에 제 1 층간 부재(441)를 형성한다. 이때, 상기 제 1 층간 부재(441)는 상기 회로 기판(310)에 형성된 제 1 배선 패턴(312)의 상부를 덮도록 형성한다. 상기 제 1 층간 부재(441)는 에폭시 플럭스(epoxy flux)로 형성될 수 있다.
상기 리플로우 단계에서는, 도 9c에 도시된 바와 같이, 상기 제 1 층간 부재(441)의 상부에 절연체(331), 상기 절연체(331)의 하면에 형성된 배선 패턴(332), 상기 배선 패턴(332)에 형성된 도전성 필러(333)을 포함하는 인터포저(330)를 위치시키고 리플로우(reflow) 공정을 수행한다. 이에 따라, 도 9d에 도시된 바와 같이, 상기 도전성 필러(333)의 솔더캡(333a)이 상기 제 1 배선 패턴(312)에 용착된다. 더불어, 상기 제 1 층간 부재(441)가 상기 도전성 필러(333)의 측면과 상기 도전성 필러(333)에 전기적으로 연결된 인터포저(330)의 배선 패턴(332)과 회로 기판(310)의 제 1 배선 패턴(312)을 감싸면서 경화되어, 상기 회로 기판(310)과 인터포저(330)의 결합력을 향상시키게 된다.
상기 제 2 층간 부재 형성 단계에서는, 도 9e에 도시된 바와 같이, 상기 회로 기판(310)과 인터포저(330) 사이에 제 2 층간 부재(442)를 주입하여 경화시킨다. 상기 제 2 층간 부재(442)는 일반적인 접착제, 에폭시 수지 또는 MUF(Molded Underfill)로 형성될 수 있다. 이러한 공정에 따라 본 발명에 따른 반도체 패키지(400)를 완성할 수 있다.
또한, 제 2 층간 부재(542)는, 도 10a에 도시된 바와 같이, 제 1 층간 부재 형성 단계에서 상기 반도체 다이(320)의 상부에 미리 형성할 수 있다. 즉, 상기 회로 기판(310)에 형성된 제 1 배선 패턴(312)의 상부에 제 1 층간 부재(541)를 형성하고, 상기 반도체 다이(320)의 상부에 제 2 층간 부재(542)를 형성한 후에 리플로우 공정을 거쳐서, 도 10b에 도시된 바와 같이, 본 발명에 따른 반도체 패키지(500)를 완성할 수 있다.
도 11은 본 발명의 또다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 11을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 패키지(600)는 반도체 디바이스(610), 인터포저(660) 및 방열 부재(670)를 포함한다.
상기 반도체 디바이스(610)는 회로 기판(620), 반도체 다이(630), 인캡슐란트(640) 및 도전성 범프(650)를 포함한다.
상기 회로 기판(620)은 평평한 상면과 하면을 갖는 절연층(621), 상기 절연층(621)의 상면에 형성된 제 1 배선 패턴(622)과 절연층(621)의 하면에 형성된 제 2 배선 패턴(623), 상기 제 1,2 배선 패턴(622,623)의 외주연에 일정 두께로 형성된 패시베이션층(624)을 포함한다. 이러한 회로 기판(620)은 양면으로 형성된 인쇄회로기판(PCB:Printed Circuit Board)일 수 있다. 여기서, 상기 제 2 배선 패턴(623)에는 솔더볼(미도시)이 용착되어 외부 회로와 전기적으로 연결될 수 있다.
상기 반도체 다이(630)는 상기 회로 기판(620)의 상부에 안착된다. 상기 반도체 다이(630)는 일반적으로 실리콘 재질로 형성되며, 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 또한, 상기 반도체 다이(630)의 하부에는 다수의 솔더볼(631)이 형성된다. 상기 반도체 다이(630)는 상기 솔더볼(631)을 통해 상기 회로 기판(620)과 전기적으로 연결된다. 상기 솔더볼(631)은 상기 회로 기판(620)의 제 1 배선 패턴(622)에 전기적으로 연결될 수 있다. 또한, 상기 반도체 다이(630)의 상부에는 금속층(632)이 형성된다. 상기 금속층(632)은 반도체 다이(630)의 상부에 금속을 코팅함으로써 형성될 수 있다. 또한, 상기 금속층(632)은 구리(Cu), 금(Au), 은(Ag)등과 같은 도전성 물질로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 인캡슐란트(640)는 상기 회로 기판(620)의 상부에서 상기 반도체 다이(630)를 인캡슐레이션한다. 상기 인캡슐란트(640)는 상기 반도체 다이(630)의 상부에 형성된 금속층(632)을 외부로 노출시킨다. 또한, 상기 인캡슐란트(640)에는 관통 비아(641)가 형성된다. 상기 관통 비아(641)는 상기 회로 기판(620)의 제 1 배선 패턴(622) 위에 형성되어, 상기 제 1 배선 패턴(622)을 외부로 노출시킨다.
상기 도전성 범프(650)는 상기 관통 비아(641)에 의해 외부로 노출된 제 1 배선 패턴(622)에 형성된다. 상기 도전성 범프(650)는 상기 제 1 배선 패턴(622)을 통해 상기 반도체 다이(630)와 전기적으로 연결된다. 상기 도전성 범프(650)는 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
상기 인터포저(660)는 상기 반도체 디바이스(610)의 상부에 안착된다. 상기 인터포저(660)는 평평한 상면과 하면을 갖는 절연체(661), 상기 절연체(661)의 하면에 형성된 배선 패턴(662), 상기 배선 패턴(662)에 형성된 솔더볼(663)을 포함한다. 또한, 상기 인터포저(660)는 하면에 형성된 도전성 패드(664)를 더 포함한다. 여기서, 상기 도전성 패드(664)는 인터포저(660)의 중앙에 형성되고, 상기 배선 패턴(662)은 도전성 패드(664)의 외주연에 형성될 수 있다. 상기 배선 패턴(664)과 도전성 패드(664)는 동일한 물질로 형성될 수 있다. 또한, 상기 도전성 패드(664)는 상기 반도체 다이(630)의 금속층(632)과 대응되게 형성된다. 더불어, 상기 인터포저(660)는 상부에 메모리 칩 또는 로직 칩과 같은 반도체 디바이스를 적층할 수 있도록, 상기 절연체(661)의 상면에도 배선 패턴이 형성될 수 있다. 상기 솔더볼(663)은 상기 반도체 디바이스(610)의 도전성 범프(650)와 전기적으로 연결된다. 즉, 상기 인터포저(660)가 상기 반도체 디바이스(610)의 상부에 안착될 때, 상기 솔더볼(663)이 상기 도전성 범프(650)에 용착되어 상기 인터포저(660)와 상기 반도체 디바이스(610)가 전기적으로 연결된다. 이러한 인터포저(660)는 실리콘 기판 또는 인쇄회로기판(PCB)일 수 있다.
상기 방열 부재(670)는 상기 반도체 디바이스(610)와 상기 인터포저(660) 사이에 형성된다. 구체적으로, 상기 방열 부재(670)는 반도체 다이(630)의 금속층(632)과 인터포저(660)의 도전성 패드(664) 사이에 형성된다. 또한, 상기 방열 부재(670)는 솔더 페이스트로 형성되어, 상기 금속층(632)과 도전성 패드(664)에 전기적으로 연결된다. 따라서, 상기 방열 부재(670)는 상기 반도체 다이(630)에서 발생하는 열을 인터포저(660)로 전달하여 외부로 방출시킬 수 있다. 따라서, 본 발명에 따른 반도체 패키지(600)의 냉각 효율을 향상시킬 수 있다.
도 12는 본 발명의 또다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 12를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 패키지(700)는 반도체 디바이스(610), 인터포저(660), 방열 부재(670) 및 층간 부재(780)를 포함한다. 즉, 도 12에 도시된 반도체 패키지(700)는 도 11에 도시된 반도체 패키지(600)에서 층간 부재(780)가 더 형성된 것이다. 따라서, 이하에서는 그 차이점에 대해서만 설명하기로 한다.
상기 층간 부재(780)는 상기 반도체 디바이스(610)와 상기 인터포저(660) 사이에 형성된다. 또한, 상기 층간 부재(780)는 방열 부재(670)가 형성되지 않은 반도체 디바이스(610)와 상기 인터포저(660) 사이를 채우도록 형성된다. 예를 들어, 상기 층간 부재(780)는 상기 반도체 디바이스(610)와 인터포저(660) 사이에 언더필을 주입하고 경화시킴으로써, 반도체 디바이스(610)와 인터포저(660)의 결합을 더욱 견고하게 할 수 있다. 또한, 상기 층간 부재(780)는 에폭시 플럭스, 에폭시 수지, 접착제 등으로 형성될 수 있으며, 본 발명에서 이를 한정하는 것은 아니다. 또한, 상기 층간 부재(780)는 반도체 디바이스(610)와 인터포저(660) 사이의 워페이지(warpage) 현상을 줄이는 역할을 한다. 이와 같이, 상기 층간 부재(780)는 본 발명에 따른 반도체 패키지(700)의 신뢰성을 향상시킬 수 있다.
도 13은 본 발명의 또다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 13을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 패키지(800)는 인터포저(660), 반도체 디바이스(610) 및 방열 부재(670)를 포함한다. 도 13에 도시된 반도체 패키지(800)는 도 11에 도시된 반도체 패키지(600)를 뒤집어서 형성한 것이다. 즉, 상기 반도체 패키지(800)는 인터포저(660)의 상부에 반도체 디바이스(610)가 형성되고, 상기 인터포저(660)와 반도체 디바이스(610) 사이에 방열 부재(670)를 형성한 것이다.
상기와 같이, 본 발명의 또다른 실시예에 따른 반도체 패키지(800)는 도 11에 도시된 반도체 패키지(600)에서 반도체 디바이스(610)와 인터포저(660)의 위치만을 바꿔서 형성한 것이므로, 이에 대한 상세한 설명은 생략하기로 한다.
도 14a 내지 도 14e는 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도이다.
본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법은 반도체 디바이스 준비 단계, 방열 부재 형성 단계, 리플로우 단계 및 층간 부재 형성 단계를 포함한다. 이하에서는 도 14a 내지 도 14e를 참조하여, 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기로 한다.
상기 반도체 디바이스 준비 단계에서는, 도 14a 에 도시된 바와 같이, 상면에 제 1 배선 패턴(622)이 형성된 회로 기판(620)과, 상기 회로 기판(620)의 상면에 안착되며 상부에 금속층(632)이 형성된 반도체 다이(630)와, 상기 회로 기판(620)의 상부에서 상기 반도체 다이(630)를 인캡슐레이션하는 인캡슐란트(640)와, 상기 인캡슐란트(640)를 관통하며 상기 제 1 배선 패턴(622)에 형성된 도전성 범프(650)를 포함하는 반도체 디바이스(610)를 준비한다. 여기서, 상기 반도체 디바이스(610)는 패널 형태로 복수개가 형성될 수 있다.
상기 방열 부재 형성 단계에서는, 도 14b에 도시된 바와 같이, 상기 반도체 다이(630)의 상부에 방열 부재(670)를 도포한다. 이때, 상기 방열 부재(670)는 상기 반도체 다이(630)의 상부에 형성된 금속층(632)을 덮도록 형성된다. 또한, 상기 방열 부재(670)는 솔더 페이스트로 형성되어, 반도체 다이(630)의 금속층(632)과 후술되는 인터포저(660)의 도전성 패드(664)에 전기적으로 연결될 수 있다.
상기 리플로우 단계에서는, 도 14c에 도시된 바와 같이, 상기 방열 부재(670)의 상부에 절연체(661), 상기 절연체(661)의 하면에 형성된 배선 패턴(662)과 도전성 패드(664), 상기 배선 패턴(662)에 형성된 솔더볼(663)을 포함하는 인터포저(660)를 위치시키고 리플로우(reflow) 공정을 수행한다. 이에 따라, 도 14d에 도시된 바와 같이, 상기 반도체 디바이스(610)의 도전성 범프(650)와 상기 인터포저(660)의 솔더볼(663)이 용착된다. 더불어, 상기 방열 부재(670)가 반도체 디바이스(610)와 인터포저(660) 사이에서 경화되며, 상기 방열 부재(670)는 금속층(632)과 도전성 패드(664)에 전기적으로 연결된다. 따라서, 상기 방열부재(670)는 반도체 다이(630)에서 발생하는 열을 인터포저(660)로 전달하여 외부로 방출시킬 수 있게 된다. 상기와 같은 제조 방법에 따라 본 발명에 따른 반도체 패키지(660)가 완성된다.
또한, 상기 리플로우 단계 후에는 상기 반도체 디바이스(610)와 인터포저(660) 사이에 층간 부재(780)를 형성하여 반도체 패키지(700)를 완성할 수도 있다. 즉, 상기 층간 부재 형성 단계에서는, 도 14e에 도시된 바와 같이, 상기 반도체 디바이스(610)와 인터포저(660) 사이에 층간 부재(780)를 주입하여 경화시킨다. 상기 층간 부재(780)는 언더필, 에폭시 플럭스, 에폭시 수지, 접착제 등으로 형성될 수 있다. 상기 층간 부재(780)는 상기 반도체 디바이스(610)와 인터포저(660) 사이의 결합력을 향상시킬 수 있다. 또한, 상기 층간 부재 형성 단계 후에는 패널 형태의 반도체 디바이스(610)를 쏘잉하여 낱개의 반도체 패키지(700)를 완성할 수 있다.
도 15a 내지 도 15d는 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도이다.
본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법은 인터포저 준비 단계, 방열 부재 형성 단계, 리플로우 단계를 포함한다. 이하에서는 도 15a 내지 도 15d를 참조하여, 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기로 한다.
상기 인터포저 준비 단계에서는, 도 15a 에 도시된 바와 같이, 절연체(661), 상기 절연체(661)의 상면에 형성된 배선 패턴(662)과 도전성 패드(664), 상기 배선 패턴(662)에 형성된 솔더볼(663)을 포함하는 인터포저(660)를 준비한다. 여기서, 상기 인터포저(660)는 패널 형태로 복수개가 형성될 수 있다.
상기 방열 부재 형성 단계에서는, 도 15b에 도시된 바와 같이, 상기 인터포저(660)의 상부에 방열 부재(670)를 도포한다. 이때, 상기 방열 부재(670)는 상기 인터포저(660)의 상부에 형성된 도전성 패드(664)를 덮도록 형성된다. 또한, 상기 방열 부재(670)는 솔더 페이스트로 형성되어, 상기 인터포저(660)의 도전성 패드(664)와 후술되는 반도체 다이(630)의 금속층(632)에 전기적으로 연결될 수 있다.
상기 리플로우 단계에서는, 도 15c에 도시된 바와 같이, 상면에 제 1 배선 패턴(622)이 형성된 회로 기판(620)과, 상기 회로 기판(620)의 상면에 안착되며 상부에 금속층(632)이 형성된 반도체 다이(630)와, 상기 회로 기판(620)의 상부에서 상기 반도체 다이(630)를 인캡슐레이션하는 인캡슐란트(640)와, 상기 인캡슐란트(640)를 관통하며 상기 제 1 배선 패턴(622)에 형성된 도전성 범프(650)를 포함하는 반도체 디바이스(610)를 뒤집어서 상기 도전성 범프(650)가 상기 인터포저(660)의 솔더볼(663)를 향하도록 위치시킨 다음 리플로우(reflow) 공정을 수행한다. 이에 따라, 도 15d에 도시된 바와 같이, 상기 반도체 디바이스(610)의 도전성 범프(650)와 상기 인터포저(660)의 솔더볼(663)이 용착된다. 더불어, 상기 방열 부재(670)가 반도체 디바이스(610)와 인터포저(660) 사이에서 경화되며, 상기 방열 부재(670)는 금속층(632)과 도전성 패드(664)에 전기적으로 연결된다. 따라서, 상기 방열부재(670)는 반도체 다이(630)에서 발생하는 열을 인터포저(660)로 전달하여 외부로 방출시킬 수 있게 된다. 상기와 같은 제조 방법에 따라 본 발명에 따른 반도체 패키지(800)가 완성된다. 또한, 상기 리플로우 단계 후에는 반도체 디바이스(610)와 인터포저(660) 사이에 층간 부재를 주입하는 단계를 더 포함할 수 있다. 더불어, 패널 형태의 인터포저(660)를 쏘잉하여 낱개의 반도체 패키지(800)로 형성하는 쏘잉 단계를 포함할 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100,200,300,400,500,600,700,800: 반도체 패키지
110: 반도체 디바이스 120: 회로 기판
130: 반도체 다이 140: 인캡슐란트
150: 도전성 범프 160: 인터포저
170,270: 층간 부재 271: 제 1 층간 부재
272: 제 2 층간 부재 310: 회로 기판
320: 반도체 다이 330: 인터포저
340,440,540: 층간 부재 441,541: 제 1 층간 부재
442,542: 제 2 층간 부재 610: 반도체 디바이스
620: 회로 기판 630: 반도체 다이
640: 인캡슐란트 650: 도전성 범프
660: 인터포저 670: 방열 부재
780: 층간 부재

Claims (50)

  1. 절연층과 상기 절연층의 상면에 형성된 제 1 배선 패턴과 상기 절연층의 하면에 형성된 제 2 배선 패턴을 포함하는 회로 기판과, 상기 회로 기판의 상면에 안착된 반도체 다이와, 상기 회로 기판의 상부에서 상기 반도체 다이를 인캡슐레이션하며 상기 제 1 배선 패턴을 외부로 노출시키는 관통 비아가 형성된 인캡슐란트와, 상기 관통 비아에 형성되며 상기 제 1 배선 패턴에 전기적으로 연결된 도전성 범프를 포함하는 반도체 디바이스;
    상기 반도체 디바이스의 상부에 안착되며, 절연체와 상기 절연체의 하면에 형성된 배선 패턴과 상기 배선 패턴에 형성된 솔더볼을 포함하는 인터포저; 및
    상기 반도체 디바이스와 상기 인터포저 사이에 개재된 층간 부재;를 포함하고,
    상기 솔더볼은 상기 도전성 범프에 전기적으로 연결되며, 상기 층간 부재는 상기 도전성 범프와 상기 솔더볼을 감싸도록 형성된 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 층간 부재는 에폭시 플럭스, 에폭시 수지, 에폭시 몰딩 컴파운드(EMC) 또는 이방성 전도 재료(ACP)로 형성된 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 층간 부재는
    상기 도전성 범프와 상기 솔더볼을 감싸는 제 1 층간 부재와
    상기 제 1 층간 부재의 외주연에 형성된 제 2 층간 부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제 1 층간 부재는 에폭시 플럭스로 형성되고,
    상기 제 2 층간 부재는 접착제로 형성된 것을 특징으로 하는 반도체 패키지.
  5. 제 3 항에 있어서,
    상기 제 2 층간 부재는 상기 반도체 다이와 상기 인터포저 사이 및 상기 인캡슐란트와 상기 인터포저 사이에 형성된 것을 특징으로 하는 반도체 패키지.
  6. 절연층과 상기 절연층의 상면에 형성된 제 1 배선 패턴과 상기 절연층의 하면에 형성된 제 2 배선 패턴을 포함하는 회로 기판과, 상기 회로 기판의 상면에 안착된 반도체 다이와, 상기 회로 기판의 상부에서 상기 반도체 다이를 인캡슐레이션하며 상기 제 1 배선 패턴을 외부로 노출시키는 관통 비아가 형성된 인캡슐란트와, 상기 관통 비아에 형성되며 상기 제 1 배선 패턴에 전기적으로 연결된 도전성 범프를 포함하는 반도체 디바이스를 준비하는 반도체 디바이스 준비 단계;
    상기 반도체 디바이스의 상부에 층간 부재를 도포하는 층간 부재 형성 단계; 및
    상기 층간 부재의 상부에 절연체와 상기 절연체의 하면에 형성된 배선 패턴과 상기 배선 패턴에 형성된 솔더볼을 포함하는 인터포저를 위치시키고, 리플로우 공정을 수행하는 리플로우 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제 6 항에 있어서,
    상기 리플로우 단계에서는 상기 도전성 범프와 상기 솔더볼이 용착되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제 6 항에 있어서,
    상기 리플로우 단계에서 상기 층간 부재는 상기 반도체 디바이스와 인터포저 사이에서 경화되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제 6 항에 있어서,
    상기 층간 부재는 상기 도전성 범프와 상기 솔더볼의 측면을 감싸는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제 6 항에 있어서,
    상기 층간 부재 형성 단계에서는 상기 반도체 디바이스의 상부를 모두 덮도록 상기 층간 부재를 도포하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제 6 항에 있어서,
    상기 층간 부재는 에폭시 플럭스, 에폭시 수지, 에폭시 몰딩 컴파운드(EMC) 또는 이방성 전도 재료(ACP)로 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제 6 항에 있어서,
    상기 층간 부재 형성 단계에서는 상기 관통 비아의 상부에 제 1 층간 부재를 형성하고, 상기 반도체 다이 및 인캡슐란트의 상부에 제 2 층간 부재를 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 층간 부재는 에폭시 플럭스로 형성되고,
    상기 제 2 층간 부재는 접착제로 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 절연층과 상기 절연층의 상면에 형성된 제 1 배선 패턴과 상기 절연층의 하면에 형성된 제 2 배선 패턴을 포함하는 회로 기판과, 상기 회로 기판의 상면에 안착된 반도체 다이와, 상기 회로 기판의 상부에서 상기 반도체 다이를 인캡슐레이션하며 상기 제 1 배선 패턴을 외부로 노출시키는 관통 비아가 형성된 인캡슐란트와, 상기 관통 비아에 형성되며 상기 제 1 배선 패턴에 전기적으로 연결된 도전성 범프를 포함하는 반도체 디바이스를 준비하는 반도체 디바이스 준비 단계;
    상기 반도체 디바이스의 상부에 제 1 층간 부재를 도포하는 제 1 층간 부재 형성 단계;
    상기 층간 부재의 상부에 절연체와 상기 절연체의 하면에 형성된 배선 패턴과 상기 배선 패턴에 형성된 솔더볼을 포함하는 인터포저를 위치시키고, 리플로우 공정을 수행하는 리플로우 단계; 및
    상기 반도체 디바이스와 상기 인터포저 사이에 제 2 층간 부재를 주입하는 제 2 층간 부재 형성 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 1 층간 부재 형성 단계에서는 상기 관통 비아의 상부에 제 1 층간 부재를 도포하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제 14 항에 있어서,
    상기 리플로우 단계에서는 상기 도전성 범프와 상기 솔더볼이 용착되고, 상기 제 1 층간 부재가 상기 도전성 범프와 솔더볼의 측면을 감싸는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제 14 항에 있어서,
    상기 제 2 층간 부재 형성 단계에서는 상기 반도체 다이와 상기 인터포저 사이 및 상기 인캡슐란트와 상기 인터포저 사이에 제 2 층간 부재를 주입하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 14 항에 있어서,
    상기 제 1 층간 부재 형성 단계에서는 디핑 방식에 의해 상기 솔더볼에 제 1 층간 부재를 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 절연층과, 상기 절연층의 상면에 형성된 제 1 배선 패턴과, 상기 절연층의 하면에 형성된 제 2 배선 패턴을 포함하는 회로 기판;
    상기 회로 기판의 상부에 안착된 반도체 다이;
    상기 회로 기판 및 반도체 다이의 상부에 안착되며, 절연체와 상기 절연체의 하면에 형성된 배선 패턴과 상기 배선 패턴에 형성된 도전성 필러를 포함하는 인터포저; 및
    상기 회로 기판과 상기 인터포저 사이에 개재된 층간 부재;를 포함하고,
    상기 도전성 필러는 상기 제 1 배선 패턴에 전기적으로 연결되며, 상기 층간 부재는 상기 도전성 필러의 측면을 감싸도록 형성된 것을 특징으로 하는 반도체 패키지.
  20. 제 19 항에 있어서,
    상기 층간 부재는 에폭시 플럭스, 에폭시 수지, 에폭시 몰딩 컴파운드(EMC) 또는 이방성 전도 재료(ACP)로 형성된 것을 특징으로 하는 반도체 패키지.
  21. 제 19 항에 있어서,
    상기 층간 부재는
    상기 도전성 필러와, 상기 도전성 필러와 전기적으로 연결된 상기 회로 기판의 제 1 배선 패턴과, 상기 인터포저의 배선 패턴을 감싸는 제 1 층간 부재와
    상기 제 1 층간 부재의 외주연에 형성된 제 2 층간 부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  22. 제 21 항에 있어서,
    상기 제 1 층간 부재는 에폭시 플럭스로 형성되고,
    상기 제 2 층간 부재는 접착제로 형성된 것을 특징으로 하는 반도체 패키지.
  23. 제 21 항에 있어서,
    상기 제 2 층간 부재는 상기 반도체 다이와 상기 인터포저 사이 및 상기 회로 기판과 상기 인터포저 사이에 형성된 것을 특징으로 하는 반도체 패키지.
  24. 제 21 항에 있어서,
    상기 제 2 층간 부재는 상기 반도체 다이와 상기 인터포저 사이에 형성된 것을 특징으로 하는 반도체 패키지.
  25. 절연층과, 상기 절연층의 상면에 형성된 제 1 배선 패턴과, 상기 절연층의 하면에 형성된 제 2 배선 패턴을 포함하는 회로 기판의 상부에 반도체 다이를 부착하는 반도체 다이 부착 단계;
    상기 회로 기판과 상기 반도체 다이의 상부에 층간 부재를 도포하는 층간 부재 형성 단계; 및
    상기 층간 부재의 상부에 절연체와 상기 절연체의 하면에 형성된 배선 패턴과 상기 배선 패턴에 형성된 도전성 필러를 포함하는 인터포저를 위치시키고, 리플로우 공정을 수행하는 리플로우 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  26. 제 25 항에 있어서,
    상기 리플로우 단계에서는 상기 도전성 필러가 상기 회로 기판의 제 1 배선 패턴에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  27. 제 25 항에 있어서,
    상기 리플로우 단계에서 상기 층간 부재는 상기 회로 기판과 인터포저 사이에서 경화되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  28. 제 25 항에 있어서,
    상기 층간 부재는 상기 도전성 필러와, 상기 도전성 필러와 전기적으로 연결된 상기 회로 기판의 제 1 배선 패턴과, 상기 인터포저의 배선 패턴을 감싸는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  29. 제 25 항에 있어서,
    상기 층간 부재는 에폭시 플럭스, 에폭시 수지, 에폭시 몰딩 컴파운드(EMC) 또는 이방성 전도 재료(ACP)로 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  30. 제 25 항에 있어서,
    상기 층간 부재 형성 단계에서는 상기 제 1 배선 패턴의 상부에 제 1 층간 부재를 형성하고, 상기 반도체 다이의 상부에 제 2 층간 부재를 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  31. 제 30 항에 있어서,
    상기 제 1 층간 부재는 에폭시 플럭스로 형성되고,
    상기 제 2 층간 부재는 접착제로 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  32. 절연층과, 상기 절연층의 상면에 형성된 제 1 배선 패턴과, 상기 절연층의 하면에 형성된 제 2 배선 패턴을 포함하는 회로 기판의 상부에 반도체 다이를 부착하는 반도체 다이 부착 단계;
    상기 회로 기판의 상부에 제 1 층간 부재를 도포하는 제 1 층간 부재 형성 단계;
    상기 층간 부재의 상부에 절연체와 상기 절연체의 하면에 형성된 배선 패턴과 상기 배선 패턴에 형성된 도전성 필러를 포함하는 인터포저를 위치시키고, 리플로우 공정을 수행하는 리플로우 단계; 및
    상기 회로 기판과와 상기 인터포저 사이에 제 2 층간 부재를 주입하는 제 2 층간 부재 형성 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  33. 제 32 항에 있어서,
    상기 제 1 층간 부재 형성 단계에서는 상기 회로 기판의 제 1 배선 패턴에 제 1 층간 부재를 도포하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  34. 제 32 항에 있어서,
    상기 리플로우 단계에서는 상기 도전성 필러가 상기 제 1 배선 패턴에 전기적으로 연결되고, 상기 제 1 층간 부재가 상기 도전성 필러와, 상기 도전성 필러와 전기적으로 연결된 상기 회로 기판의 제 1 배선 패턴과, 상기 인터포저의 배선 패턴을 감싸는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  35. 제 32 항에 있어서,
    상기 제 2 층간 부재 형성 단계에서는 상기 반도체 다이와 상기 인터포저 사이 및 상기 회로 기판과 상기 인터포저 사이에 제 2 층간 부재를 주입하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  36. 절연층과 상기 절연층의 상면에 형성된 제 1 배선 패턴과 상기 절연층의 하면에 형성된 제 2 배선 패턴을 포함하는 회로 기판과, 상기 회로 기판의 상면에 안착되며 상부에 금속층이 형성된 반도체 다이와, 상기 회로 기판의 상부에서 상기 반도체 다이를 인캡슐레이션하며 상기 제 1 배선 패턴을 외부로 노출시키는 관통 비아가 형성된 인캡슐란트와, 상기 관통 비아에 형성되며 상기 제 1 배선 패턴에 전기적으로 연결된 도전성 범프를 포함하는 반도체 디바이스;
    상기 반도체 디바이스의 상부에 안착되며, 절연체와 상기 절연체의 하면에 형성된 배선 패턴과 도전성 패드 및 상기 배선 패턴에 형성된 솔더볼을 포함하는 인터포저; 및
    상기 반도체 다이와 상기 인터포저 사이에 개재된 방열 부재를 포함하고,
    상기 방열 부재는 상기 금속층과 상기 도전성 패드에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  37. 제 36 항에 있어서,
    상기 방열 부재는 솔더 페이스트로 형성된 것을 특징으로 하는 반도체 패키지.
  38. 제 36 항에 있어서,
    상기 반도체 디바이스와 상기 인터포저 사이에 개재된 층간 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  39. 제 38 항에 있어서,
    상기 층간 부재는 상기 인캡슐란트와 상기 인터포저 사이에 형성된 것을 특징으로 하는 반도체 패키지.
  40. 절연체와 상기 절연체의 상면에 형성된 배선 패턴과 도전성 패드 및 상기 배선 패턴에 형성된 솔더볼을 포함하는 인터포저;
    상기 인터포저의 상부에 안착되며, 절연층과 상기 절연층의 하면에 형성된 제 1 배선 패턴과 상기 절연층의 상면에 형성된 제 2 배선 패턴을 포함하는 회로 기판과, 상기 회로 기판의 하면에 안착되며 하면에 금속층이 형성된 반도체 다이와, 상기 회로 기판의 하부에서 상기 반도체 다이를 인캡슐레이션하며 상기 제 1 배선 패턴을 외부로 노출시키는 관통 비아가 형성된 인캡슐란트와, 상기 관통 비아에 형성되며 상기 제 1 배선 패턴에 전기적으로 연결된 도전성 범프를 포함하는 반도체 디바이스; 및
    상기 인터포저와 상기 반도체 다이 사이에 개재된 방열 부재를 포함하고,
    상기 방열 부재는 상기 금속층과 상기 도전성 패드에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  41. 제 40 항에 있어서,
    상기 방열 부재는 솔더 페이스트로 형성된 것을 특징으로 하는 반도체 패키지.
  42. 절연층과 상기 절연층의 상면에 형성된 제 1 배선 패턴과 상기 절연층의 하면에 형성된 제 2 배선 패턴을 포함하는 회로 기판과, 상기 회로 기판의 상면에 안착되며 상부에 금속층이 형성된 반도체 다이와, 상기 회로 기판의 상부에서 상기 반도체 다이를 인캡슐레이션하며 상기 제 1 배선 패턴을 외부로 노출시키는 관통 비아가 형성된 인캡슐란트와, 상기 관통 비아에 형성되며 상기 제 1 배선 패턴에 전기적으로 연결된 도전성 범프를 포함하는 반도체 디바이스를 준비하는 반도체 디바이스 준비 단계;
    상기 반도체 다이의 상부에 방열 부재를 도포하는 방열 부재 형성 단계; 및
    상기 방열 부재의 상부에 절연체와 상기 절연체의 하면에 형성된 배선 패턴과 도전성 패드 및 상기 배선 패턴에 형성된 솔더볼을 포함하는 인터포저를 위치시키고, 리플로우 공정을 수행하는 리플로우 단계;를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  43. 제 42 항에 있어서,
    상기 방열 부재 형성 단계에서는 상기 반도체 다이의 금속층에 상기 방열 부재를 도포하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  44. 제 42 항에 있어서,
    상기 리플로우 단계에서는 상기 도전성 범프와 상기 솔더볼이 용착되고, 상기 방열 부재가 상기 금속층 및 상기 도전성 패드에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  45. 제 42 항에 있어서,
    상기 방열 부재는 솔더 페이스트로 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  46. 제 42 항에 있어서,
    상기 리플로우 단계 후에는 상기 반도체 디바이스와 상기 인터포저 사이에 층간 부재를 주입하는 층간 부재 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  47. 절연체와 상기 절연체의 상면에 형성된 배선 패턴과 도전성 패드 및 상기 배선 패턴에 형성된 솔더볼을 포함하는 인터포저를 준비하는 인터포저 준비 단계;
    상기 인터포저의 상부에 방열 부재를 도포하는 방열 부재 형성 단계; 및
    상기 방열 부재의 상부에 절연층과 상기 절연층의 하면에 형성된 제 1 배선 패턴과 상기 절연층의 상면에 형성된 제 2 배선 패턴을 포함하는 회로 기판과, 상기 회로 기판의 하면에 안착되며 하면에 금속층이 형성된 반도체 다이와, 상기 회로 기판의 하부에서 상기 반도체 다이를 인캡슐레이션하며 상기 제 1 배선 패턴을 외부로 노출시키는 관통 비아가 형성된 인캡슐란트와, 상기 관통 비아에 형성되며 상기 제 1 배선 패턴에 전기적으로 연결된 도전성 범프를 포함하는 반도체 디바이스를 위치시키고, 리플로우 공정을 수행하는 리플로우 단계;를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  48. 제 47 항에 있어서,
    상기 방열 부재 형성 단계에서는 상기 인터포저의 도전성 패드에 상기 방열 부재를 도포하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  49. 제 47 항에 있어서,
    상기 리플로우 단계에서는 상기 도전성 범프와 상기 솔더볼이 용착되고, 상기 방열 부재가 상기 금속층 및 상기 도전성 패드에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  50. 제 47 항에 있어서,
    상기 방열 부재는 솔더 페이스트로 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
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