JP2007214306A - 半導体装置 - Google Patents
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Abstract
【課題】チップスタック構造のマルチチップパッケージにおいて、両半導体チップを搭載する際に、両半導体チップ間に異物を噛み込んだ場合でも、下側の半導体チップへのダメージを極力防止する。
【解決手段】チップ搭載部10の上に、ダイマウント材30を介して2個の半導体チップ20、40が積層搭載され、両半導体チップ20、40には、ボンディングワイヤ60が接続されており、下段チップ20におけるダイマウント材30と接する面には、上段チップ40に対してボンディングワイヤ60を接続するときの温度における弾性率が100MPa以上である保護膜21が設けられており、この保護膜21は2層21a、21bが積層されてなるものであり、保護膜21とダイマウント材30との合計厚さ(t1+t2+t3)が20μm以上である。
【選択図】図1
【解決手段】チップ搭載部10の上に、ダイマウント材30を介して2個の半導体チップ20、40が積層搭載され、両半導体チップ20、40には、ボンディングワイヤ60が接続されており、下段チップ20におけるダイマウント材30と接する面には、上段チップ40に対してボンディングワイヤ60を接続するときの温度における弾性率が100MPa以上である保護膜21が設けられており、この保護膜21は2層21a、21bが積層されてなるものであり、保護膜21とダイマウント材30との合計厚さ(t1+t2+t3)が20μm以上である。
【選択図】図1
Description
本発明は、2つの半導体チップをダイマウント材を介して重ね合わせるとともに、両半導体チップにワイヤボンディングを行うようにした半導体装置、いわゆるチップスタック構造のマルチチップパッケージに関する。
従来より、チップスタック構造のマルチチップパッケージとしては、チップ搭載部の上に第1の半導体チップを搭載し、その上にダイマウント材を介して第2の半導体チップを搭載し、これら第1および第2の半導体チップにボンディングワイヤを接続してなるものが提案されている(たとえば、特許文献1参照)。
また、このようなマルチチップパッケージにおいては、下側の第1の半導体チップにおけるダイマウント材と接する面には、当該面を保護するなどの目的でポリイミド系の樹脂よりなる保護膜が設けられている。
この種のマルチチップパッケージは、チップ搭載部上に両半導体チップをダイマウント材を介して配設した後、各半導体チップにワイヤボンディングを行うことにより形成される。また、上記の保護膜は、上側の第2の半導体チップに対してボンディングワイヤを接続するときの温度(たとえば、180℃〜230℃程度)における弾性率が100MPa以上のものである。
特開平6−37250号公報
ところで、このようなチップスタック構造のマルチチップパッケージにおいては、下段の第1の半導体チップの上にダイマウント材を介して第2の半導体チップを搭載する工程、すなわちダイマウント工程において、次のような問題が生じる。
ダイマウント材は、組み付けにおける生産性の効率と、それ自身の厚さの安定性の確保とに対する優位性から、一般に、フィルムタイプの材料が使用される。具体的に、このようなフィルムとしては、たとえば、熱可塑性樹脂よりなるフィルム、より具体的には、ポリイミド系樹脂にエポキシ系樹脂を少量添加してなるフィルムなどが採用される。
そして、ダイマウント工程では、ダイマウント材を、第2の半導体チップとなるウェハに対してたとえば100〜200℃程度に加熱して貼り付け、その後にダイシングを行うことで、ダイマウント材付の第2の半導体チップを形成し、その第2の半導体チップを、上記の100〜200℃と同程度の温度で加熱しながら、第1の半導体チップの上にマウントする。
そのため、このダイマウント工程においては、各半導体チップから生じるSiくず等の工程内の異物や、ダイマウント材に含まれるセラミックのフィラーあるいはガラス繊維、金属などの異物が、両半導体チップの間に介在した場合、下段の第1の半導体チップにダメージを与えて特性不良に至るという問題がある。
このような異物に対する対策としては、異物除去の工程を加えたり、外観検査を強化したりすることが考えられるが、これらによる加工費や設備費のコストアップが問題となる。また、異物は、工程管理にてゼロに抑えることが難しいため、不良をゼロにすることは困難である。
また、異物による下段の第1の半導体チップのダメージを回避するために、ダイマウント材を厚くして、ダイマウント工程時に、両半導体チップ間に噛み込んだ異物をダイマウント材側に吸収させることも考えられる。
しかし、一般的なダイマウント材は、上述したように、ダイマウント工程にて2度の加熱が必要なため、熱可塑性樹脂を主成分とする複合材料からなっており、ウェハに貼り付けた後のウェハの反りを抑制するために、低温で貼り付けが可能なようにガラス転移温度が60〜200℃と低い。
そのため、この一般的なダイマウント材は、上側の第2の半導体チップに対してボンディングワイヤを接続するときの温度(たとえば、180℃〜230℃程度)では弾性率が0.1〜2MPa程度と低い。
そこで、このようなダイマウント材を厚くするという対策を採用した場合には、ワイヤボンディング時におけるダイマウント材の低弾性により、当該ワイヤボンディングの接合品質を得にくいという問題が発生する。
このワイヤボンディング性を確保する対策として、ダイマウント材のワイヤボンディング時の弾性率を大きくすることも考えられるが、この場合は、ウェハにダイマウント材を貼り付けた後のウェハの反りが大きくなるため、後工程でウェハ割れ等の不具合が発生するという問題が生じやすい。
本発明は、上記問題に鑑みてなされたものであり、チップスタック構造のマルチチップパッケージにおいて、両半導体チップを搭載する際に、両半導体チップ間に異物を噛み込んだ場合でも、下側の半導体チップへのダメージを極力防止できるようにすることを目的とする。
上記目的を達成するため、本発明者は、この種のチップスタック構造のマルチチップパッケージにおいては、下側の第1の半導体チップの上面、すなわちダイマウント材と接する面に保護膜が設けられていることに着目した。
そして、保護膜とその上に位置するダイマウント材との間に、異物が噛み込まれることから、両半導体チップ間に噛み込まれた異物を、これら保護膜とダイマウント材との変形により吸収すればよいのではないかと考え、FEM(有限要素法)解析を行った。
その結果、図2に示されるように、第1の半導体チップ20側の保護膜21と第2の半導体チップ40側のダイマウント材30との間に噛み込まれた異物Kは、ダイマウント工程において、これら保護膜21およびダイマウント材30の変形により、吸収されることがわかった。
そこで、保護膜21とダイマウント材30との合計厚さを、異物Kのサイズ以上にすれば、この図2に示されるような異物吸収のメカニズムにより、特にダイマウント材を厚くすることなく、異物による下側の半導体チップへのダメージを防止できると考え、この種のパッケージの製造工程において、ダイマウント工程のときに存在する異物のサイズを調査した。
図3は、本発明者が調査した、この種のパッケージのダイマウント工程にて発生する異物の径とその発生頻度との関係を示す図である。ここで、異物は、ダイシングしたチップの切断面や治具等から生じるSiくずや金属くずであり、異物径(単位:μm)は異物における最大寸法部の長さである。また、発生頻度はN数(単位:個)である。
この図3から、発生頻度を考慮した場合、保護膜とダイマウント材との合計厚さを20μm以上とすれば、ダイマウント工程にて存在する異物が、保護膜とダイマウント材との間に噛み込まれたとしても、実用レベルで不良が発生しない程度に吸収できることがわかった。
また、保護膜とダイマウント材との合計厚さを20μm以上と厚くするためには、保護膜を従来よりも厚くする必要が生じるが、従来の保護膜は、単層での厚さはせいぜい10μmが上限であるため、本発明者は保護膜を複数層とすることを考えた。
なお、保護膜は従来よりも厚膜化しても、上述したように、第2の半導体チップに対してボンディングワイヤを接続するときの温度における弾性率が100MPa以上であるため、第2の半導体チップに対するワイヤボンディング性は十分に確保される。
本発明は、上記した本発明者の行った検討結果に基づいて創出されたものであり、保護膜(21)を、複数の層が積層されてなるものとし、保護膜(21)とダイマウント材(30)との合計厚さ(t1〜t3)を、20μm以上としたことを特徴とする。
それによれば、両半導体チップ(20、40)を搭載するダイマウント工程の際に、当該工程に存在する異物を両半導体チップ(20、40)間に噛み込んだ場合でも、下側の半導体チップ(20)へのダメージを極力防止することができる。
ここで、上記図3に基づけば、異物径の6σをとったときの上限は40μmであり、保護膜(21)とダイマウント材(30)との合計厚さ(t1〜t3)を40μm以上とすれば、より効果的である。
また、保護膜(21)は、少なくとも第2の半導体チップ(40)の直下に位置することで、上記効果が発揮される。
また、上記構成において、第2の半導体チップ(40)を、短辺の長さが2mm以下である平面四角形のように比較的ワイヤボンディングを行いにくい小さなサイズとした場合でも、上記同様の効果が得られる。
また、上記構成においては、第1の半導体チップ(20)におけるダイマウント材(30)と接する面のうちの周辺部に、ボンディングワイヤ(60)と接続されるパッド(20a)が設けられている場合、第1の半導体チップ(20)におけるダイマウント材(30)と接する面の端部からパッド(20a)に渡る領域で、保護膜(21)が除去されている構成としてもよい。
それによれば、第1の半導体チップ(20)をダイシングするとき、そのスクライブ領域に保護膜(21)が存在せずに切断しやすくなり、また、保護膜(21)に阻害されずに、パッド(20a)にワイヤボンディングすることが可能になる。
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
図1(a)は、本発明の実施形態に係るチップスタック構造のマルチチップパッケージとしての半導体装置100の概略断面図、(b)は(a)中の両半導体チップ20、40のダイマウント材30による接続部の拡大図である。
本実施形態の半導体装置100は、大きくは、チップ搭載部10の上に第1の半導体チップ20が搭載され、第1の半導体チップ20の上にダイマウント材30を介して第2の半導体チップ40が搭載されており、第1および第2の半導体チップ20、40とリード部材50とがボンディングワイヤ60により接続されており、第1の半導体チップ10におけるダイマウント材30と接する面には、保護膜21が設けられており、これらがモールド樹脂70にて封止されたものである。
第1の半導体チップとしての下段チップ20および第2の半導体チップとしての上段チップ40は、平面四角形の板状のものであり、本例では矩形板状をなす。これら各チップ20、40は、たとえば、シリコン半導体などの半導体基板にトランジスタなどの素子を半導体プロセス技術を用いて形成したICチップとして構成されている。
より具体的には、下段チップ20は比較的面積が大きく且つ発熱量が小さいものであり、上段チップ40は比較的面積が小さく発熱量が大きいものである。たとえば、互いに相似形状をなす両半導体チップ20、40において、比較的サイズの大きな下段チップ20の一辺の長さは、比較的サイズの小さな上段チップ40の一辺の長さの1.5倍程度である。
また、上段チップ40としては、短辺の長さを2mm以下とする平面四角形のような比較的ワイヤボンディングのしにくい小さなサイズであってもよい。
両チップ20、40がこのようなチップサイズおよび発熱量の大小関係にある場合においては、たとえば、下段チップ20は、発熱量が小さいマイコン、メモリー素子などの素子が形成されたものであり、上段チップ40は、発熱量が大きいパワーMOS素子や電源IC、アナログドライバーICなどが形成されたものが採用できる。
これら両チップ20、40を搭載するチップ搭載部10は、リードフレームのアイランドであり、また、両チップ20、40とボンディングワイヤ60を介して接続されているリード部材50は、リードフレームのリード部からなるものである。
このようなリードフレームとしては、Cuや42アロイ合金などの金属からなる素材板をエッチングやプレス加工などにより、アイランドとしてのチップ搭載部10およびリード部材50を有するパターンに形成し、モールド樹脂70による封止後に、カットやフォーミングされる一般的なものを採用できる。
また、各チップ20、40とリード部材50とを電気的に接続するボンディングワイヤ60は、AuやAlなどからなり、半導体分野において通常採用されるワイヤボンディング方法により形成されるものである。
また、図1(a)に示されるように、ボンディングワイヤ60は、各チップ20、40に対して、当該チップ20、40の上面すなわちチップ搭載部10とは反対側の面にて当該面の周辺部に接続されている。
そして、チップ搭載部10の上に、下段チップ20は搭載され、接着剤11を介して固定されている。また、この下段チップ20の上にダイマウント材30を介して上段チップ40が搭載され固定されている。
このダイマウント材30は、通常の半導体チップのダイマウントに用いられる部材であり、たとえば、ポリイミド系樹脂に少量のエポキシ系樹脂を添加した複合樹脂からなるフィルムなどである。
そして、下段チップ20における上面すなわちダイマウント材30と接する面には、下段チップ20の上面の保護やダイマウント材30との密着性の確保などの目的で、保護膜21が設けられている。
この保護膜21は、従来の保護膜と同様に、上段チップ40に対してボンディングワイヤ60を接続するときの温度における弾性率が100MPa以上であるものであるが、本実施形態では、図1(b)に示されるように、従来のような単層ではなく、複数の層21a、21bが積層されてなるものとしている。
このような保護膜21は、上記弾性率を有する熱硬化性樹脂などから構成できる。本例では、保護膜21は、下段チップ20側から、ポリイミドよりなる厚さt1が10μmの第1層21a、同じくポリイミドよりなる厚さt2が10μmの第2層21bの2層が積層されたものである。
また、この保護膜21は、下段チップ20の上面において少なくとも上段チップ40の直下に位置するものである。言い換えれば、保護膜21は、下段チップ20の上面の全域に設けられていてもよいが、当該下段チップ20の上面において上段チップ40を投影した領域のみに、設けられていてもよい。
本例では、上段チップ40のマウント時の位置精度を考慮して、保護膜21は、上段チップ40を投影した領域よりもややはみ出して広めに設けてある。それにより、上段チップ40の直下に必ず保護膜21が存在するようにしている。
そして、本実施形態では、この保護膜21とダイマウント材30との合計厚さ(t1+t2+t3)を、20μm以上、好ましくは、40μm以上としている。本例では、ダイマウント材30の厚さt3を25μmとすることにより、保護膜21とダイマウント材30との合計厚さ(t1+t2+t3)を、45μmとしている。
また、図1に示されるように、本半導体装置100においては、チップ搭載部10、積層された両チップ20、40、リード部材50、さらにはボンディングワイヤ60が、モールド樹脂70により封止されている。
このモールド樹脂70は、エポキシ系樹脂などの半導体装置分野において通常用いられるモールド材料であって、たとえば金型を用いたトランスファーモールド法などにより成形されるものである。
なお、リード部材50のうち、モールド樹脂70内の部位であるインナーリードにおいてボンディングワイヤ60との接続がなされており、それとは反対側の端部がアウターリードとしてモールド樹脂70から突出している。
そして、本半導体装置100は、このアウターリードにて外部基材へはんだ付けなどにより実装可能となっている。このように、本半導体装置100は、マルチチップ構造を有するQFP(クワッドフラットパッケージ)として構成されている。
かかる半導体装置100は、次のようにして製造することができる。まず、チップ搭載部10、リード部材50がパターニングされたリードフレームを用意する。
次に、チップ搭載部10の上に接着剤11を介して下段チップ20を搭載し、リード部材50と下段チップ20との間でワイヤボンディングを行い、これら両者をボンディングワイヤ60で結線する。
続いて、下段チップ20の上に、ダイマウント材30付きの上段チップ40を重ね合わせて、100〜200℃程度に加熱し、貼り付ける。このダイマウント材30付きの上段チップ40は、上述したように、ダイマウント材30を、上段チップ40となるウェハに対してたとえば100〜200℃程度に加熱して貼り付け、その後にダイシングを行うことで形成できる。
こうして両チップ20、40のダイマウント材30を介した貼り付けが終了した後、上段チップ40とリード部材50との間でワイヤボンディングを行い、これら両者をボンディングワイヤ60で結線する。
なお、両チップ20、40へのワイヤボンディングは、上記したように別々に行わなくてもよく、両チップ20、40をダイマウント工程にて積層した後に、まとめて行ってもよい。
その後、これらリードフレーム、各チップ20、40およびボンディングワイヤ60が一体化されたものを、金型に設置し、トランスファーモールド法により、モールド樹脂70による封止を行う。こうして、上記図1に示される本実施形態の半導体装置100ができあがる。
ところで、本実施形態では、保護膜21を複数層21a、21bにて構成することにより、この保護膜21とダイマウント材30との合計厚さ(t1+t2+t3)を、20μm以上、好ましくは、40μm以上と厚くしている。
それにより、本実施形態では、上記図2(a)に示されるように、上記製造方法のダイマウント工程において、当該工程中に存在する異物Kが、保護膜21とダイマウント材30との間に噛み込まれたとしても、図2(b)に示されるように、保護膜21およびダイマウント材30の変形により、吸収される。
たとえば、ダイマウント工程の加熱温度は100〜200℃程度であるが、この程度の温度において、Siや金属などからなる異物Kの弾性率は105MPa以上と大きいのに対して、保護膜21の弾性率は103MPa程度、ダイマウント材30の弾性率は0.1MPa程度と小さい。
そのため、ダイマウント工程において、異物Kは、まず比較的軟らかいダイマウント材30を変形させ、次に、保護膜21を変形させる。また、上記図3に示したように、本発明者の調査によれば、この種のパッケージのダイマウント工程にて一般的に発生する異物Kの径は、発生頻度を鑑みて、最大で20μm程度である。
そして、本実施形態では、保護膜21とダイマウント材30との合計厚さを20μm以上としているため、異物Kは変形した保護膜21およびダイマウント材30に吸収され、異物Kが下段チップ20に接触するのを回避でき、下段チップ20の変形を防止することができる。
つまり、本実施形態によれば、異物Kを両チップ20、40間に噛み込んだ場合でも、実用レベルで不良が発生しない程度に吸収できるため、下段チップ20へのダメージを極力防止することができる。
また、上記図3に示される結果を参照して既述したように、保護膜21とダイマウント材30との合計厚さを40μm以上と、さらに厚くすれば、より確実に異物Kの吸収を行うことができる。
また、本実施形態では、保護膜21を複数層21a、21bとしての従来よりも厚膜化しているが、上述したように、上段チップ40に対してワイヤボンディングを行うときの温度における保護膜21の弾性率が、100MPa以上であるため、上段チップ40に対するワイヤボンディング性は十分に確保される。
ここで、本実施形態では、従来材料では、保護膜21を10μmよりも厚膜化することが困難であることから複数層21a、21b、本例では2層21a、21bとしている。この2層の保護膜21の形成方法の一例を示しておく。
図4は、下段チップ20を構成するシリコンウェハ200の上にチップ単位毎に2層21a、21bの保護膜21を形成した状態を示す概略断面図であり、図5は、このような保護膜21が形成されたシリコンウェハ200を形成するための保護膜形成工程を示す工程図である。
図4に示されるシリコンウェハ200において、ウェハのフォト工程を用いて保護膜21の両層21a、21bを形成する例を示す。両層21a、21b材質は半導体装置で一般的に使用される非感光性ポリイミドである。
保護膜形成において、まず、図5(a)に示されるように、第1層21aを通常のフォト工程を用いて形成する。ここで、この第1層21aは、ダイシングラインDLすなわちスクライブの中心DLから例えば200μm以上離すとともに、ボンディングワイヤ60が接続されるパッド20aから例えば100μm以上離した位置に形成する。
つまり、図5(a)において、第1層21aの端部とスクライブの中心DLとの距離W1を200μm以上、第1層21aの端部とパッド20aとの距離W2を100μm以上とする。
次に、図5(b)に示されるように、第2層21bとレジストRとを塗布する。その後に、図5(c)に示されるように、マスクMを用いて露光させ、図5(d)に示されるように、第2層21bおよびレジストRのうちスクライブエリア、パッド20aを含むチップ外周部の不要な部分をエッチングして除去する。
例えば、第2層21bを第1層21aよりも厚くした場合、第2層21bのうちスクライブエリア、パッド20aを含むチップ外周部は、エッチング除去しにくくなるが、上記図5(a)に示したようにすれば、除去する面積が広くなり、除去が容易になる
最後に、第2層21bの上のレジストRを剥離した後に、キュアをすることで、図5(e)および上記図4に示されるように、2層21a、21bよりなる保護膜21が形成される。
最後に、第2層21bの上のレジストRを剥離した後に、キュアをすることで、図5(e)および上記図4に示されるように、2層21a、21bよりなる保護膜21が形成される。
そして、この図4、図5(e)に示されるシリコンウェハ200をダイシングラインDLに沿って切断され、個片化された下段チップ20となる。こうして、本実施形態の保護膜21が形成された下段チップ20ができあがる。
また、この図4、図5(e)に示されるシリコンウェハ200を個片化してできあがる下段チップ20においては、その上面すなわちダイマウント材30と接する面のうちの周辺部にワイヤボンディング用のパッド20aが設けられている。そして、下段チップ20の上面の端部からパッド20aに渡る領域で、保護膜21が除去されている構成となっている。
それによれば、下段チップ20をダイシングするとき、そのスクライブ領域に保護膜21が存在せずに切断しやすくなり、また、保護膜21に阻害されずに、パッド20aにワイヤボンディングすることが可能になる。
さらに、保護膜21の第1層21aと第2層21bは同じ位置でもよいが、比較的薄いウェハ(例えば、厚さ150μm以下)のように、保護膜21の収縮によるウェハの反りを抑制する必要がある場合には、第2層21bの面積をおよそ上段チップ40のサイズ程度に小さくすることが有効である。
また、本実施形態の2層21a、21bの保護膜21は、上記したように2層ともフォト工程で形成してもよいが、第1層21aと第2層21bとで形成方法が異なっていてもよい。
例えば、第1層21aをフォト工程で形成し、第2層21bは、保護膜21よりも軟らかい材質の印刷マスクを用いたスプレー印刷や、インクジェット、ディスペンス塗布や、スタンプによる転写印刷など、他の方法で形成してもよい。
(他の実施形態)
なお、上記実施形態では、保護膜21は、同じポリイミドよりなる同じ厚さの2層21a、21bよりなるものであったが、これら2層21a、21b同士で、異なる厚さとしたり、異なる種類の樹脂を用いてもよい。
なお、上記実施形態では、保護膜21は、同じポリイミドよりなる同じ厚さの2層21a、21bよりなるものであったが、これら2層21a、21b同士で、異なる厚さとしたり、異なる種類の樹脂を用いてもよい。
具体的には、保護膜21において下段チップ20側の第1層21aとその上の第2層21bとで、成膜やパターニングのしやすさなどを考慮して材料や厚さを変えたりしてもよい。
また、上述したように、保護膜21の変形で異物を吸収することを考えると、第1層21aよりも異物側に位置する第2層21bの方を軟らかい樹脂、すなわち弾性率の低い樹脂により構成することが好ましいと考えられる。このことは、たとえば、第1層21a、第2層21bを構成するポリイミドの組成を変更するなどにより実現可能である。
さらに、保護膜21は、複数層であればよく、3層以上であってもよい。そして、この3層以上の場合でも、各層が同じ膜厚および同じ材料であってもよいし、各層が異なる膜厚および異なる材料であってもよい。
また、下段チップ20と上段チップ40とのチップサイズや発熱量の大小関係は、上記実施形態に限定されるものではなく、たとえば、上記実施形態の関係と逆の関係であってもよい。
10…チップ搭載部、20…第1の半導体チップとしての下段チップ、
20a…パッド、21…保護膜、21a…保護膜の第1層、
21b…保護膜の第2層、30…ダイマウント材、
40…第2の半導体チップとしての上段チップ、60…ボンディングワイヤ。
20a…パッド、21…保護膜、21a…保護膜の第1層、
21b…保護膜の第2層、30…ダイマウント材、
40…第2の半導体チップとしての上段チップ、60…ボンディングワイヤ。
Claims (5)
- チップ搭載部(10)の上に第1の半導体チップ(20)が搭載され、前記第1の半導体チップ(20)の上にダイマウント材(30)を介して第2の半導体チップ(40)が搭載されており、
前記第1および第2の半導体チップ(20、40)には、ボンディングワイヤ(60)が接続されており、
前記第1の半導体チップ(20)における前記ダイマウント材(30)と接する面には、前記第2の半導体チップ(40)に対して前記ボンディングワイヤ(60)を接続するときの温度における弾性率が100MPa以上である保護膜(21)が設けられている半導体装置において、
前記保護膜(21)は、複数の層(21a、21b)が積層されてなるものであり、
前記保護膜(21)と前記ダイマウント材(30)との合計厚さ(t1〜t3)が、20μm以上であることを特徴とする半導体装置。 - 前記保護膜(21)と前記ダイマウント材(30)との合計厚さ(t1〜t3)が、40μm以上であることを特徴とする請求項1に記載の半導体装置。
- 前記保護膜(21)は、少なくとも前記第2の半導体チップ(40)の直下に位置することを特徴とする請求項1または2に記載の半導体装置。
- 第2の半導体チップ(40)は、平面四角形であってその短辺の長さが2mm以下のものであることを特徴とする請求項1または2に記載の半導体装置。
- 前記第1の半導体チップ(20)における前記ダイマウント材(30)と接する面のうちの周辺部には、前記ボンディングワイヤ(60)と接続されるパッド(20a)が設けられており、
前記第1の半導体チップ(20)における前記ダイマウント材(30)と接する面の端部から前記パッド(20a)に渡る領域では、前記保護膜(21)が除去されていることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。
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2006
- 2006-02-09 JP JP2006031917A patent/JP2007214306A/ja active Pending
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