JP4206410B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4206410B2 JP4206410B2 JP2006134806A JP2006134806A JP4206410B2 JP 4206410 B2 JP4206410 B2 JP 4206410B2 JP 2006134806 A JP2006134806 A JP 2006134806A JP 2006134806 A JP2006134806 A JP 2006134806A JP 4206410 B2 JP4206410 B2 JP 4206410B2
- Authority
- JP
- Japan
- Prior art keywords
- organic layer
- semiconductor chip
- photoresist film
- semiconductor
- semiconductor wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
Landscapes
- Formation Of Insulating Films (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
(a)半導体ウエハの主面上に最上層配線を形成した後、前記最上層配線の上部に無機系の絶縁材料からなる表面保護膜を形成し、次いで前記表面保護膜の上部に有機層を形成する工程、
(b)前記有機層の上部に形成した第1フォトレジスト膜をマスクにしたエッチングで、前記最上層配線の上部の前記有機層と前記表面保護膜とを開孔することによりボンディングパッドを形成する工程、
(c)レジスト除去液を使って前記第1フォトレジスト膜を除去した後、前記有機層を高温加熱する工程、
(d)前記半導体ウエハの前記主面を第2のフォトレジスト膜と保護テープとで覆った状態でその裏面を研削することにより、前記半導体ウエハの厚さを薄くする工程と、前記保護テープを除去した後、レジスト除去液を使って前記第2のフォトレジスト膜を除去し、次いで前記有機層を高温加熱する工程、
(e)前記半導体ウエハをダイシングして半導体チップを得る工程、
(f)前記半導体チップの外形寸法よりも小さい外形寸法を有するダイパッド部を備えたリードフレームを用意し、前記半導体チップを前記ダイパッド部に搭載する工程、
(g)前記半導体チップおよび前記ダイパッド部を樹脂封止する工程。 本発明の製造方法により得られる半導体装置は、リードフレームのダイパッド部に搭載した半導体チップを樹脂封止したパッケージであって、前記ダイパッド部の外形寸法を、その上に搭載する半導体チップのそれよりも小さくすることにより、前記ダイパッド部の裏面近傍におけるパッケージ・クラックの発生を抑制し、かつ前記半導体チップの最上層配線を覆う表面保護膜(ファイナル・パッシベーション膜)の上に、パッケージを構成する樹脂との密着性がよい有機層を形成することにより、前記半導体チップの主面近傍におけるパッケージ・クラックの発生を抑制するようにしたものである。
(1)本発明の製造方法により得られる半導体装置は、リードフレームのダイパッド部とその上に搭載した半導体チップとを樹脂封止したパッケージを有し、前記半導体チップの主面を有機層で被覆し、前記ダイパッド部の外形寸法を前記半導体チップの外形寸法よりも小さくしたものである。
(2)本発明の製造方法により得られる半導体装置は、前記(1)の有機層がポリイミド樹脂で構成されている。
(3)本発明の製造方法により得られる半導体装置は、前記(1)の有機層が感光性ポリイミド樹脂で構成されている。
(4)本発明の製造方法により得られる半導体装置は、前記(1)の半導体チップの主面に形成された最上層配線の上部に無機系の絶縁材料からなる表面保護膜が形成され、前記表面保護膜の上部に前記有機層が形成されている。
(5)本発明の製造方法により得られる半導体装置は、前記(4)の有機層と前記表面保護膜とを開孔してボンディングパッドが形成され、前記ボンディングパッドと前記リードフレームのリードとがワイヤを介して電気的に接続されている。
(6)本発明の製造方法により得られる半導体装置は、前記(4)の表面保護膜が、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜のいずれかで構成されている。
(7)本発明の製造方法により得られる半導体装置は、前記(1)のリードフレームがFe−Ni合金またはCuで構成されている。
2: 半導体チップ
3: リード
4: ワイヤ
5: ダイパッド部
6: 最上層配線
7: 表面保護膜
8: 有機層
9: 接着剤
10: フォトレジスト膜
Claims (9)
- 以下の工程を含むことを特徴とする半導体装置の製造方法;
(a)半導体ウエハの主面上に最上層配線を形成した後、前記最上層配線の上部に無機系の絶縁材料からなる表面保護膜を形成し、次いで前記表面保護膜の上部に有機層を形成する工程、
(b)前記有機層の上部に形成した第1フォトレジスト膜をマスクにしたエッチングで、前記最上層配線の上部の前記有機層と前記表面保護膜とを開孔することによりボンディングパッドを形成する工程、
(c)レジスト除去液を使って前記第1フォトレジスト膜を除去した後、前記有機層を高温加熱する工程、
(d)前記半導体ウエハの前記主面を第2のフォトレジスト膜と保護テープとで覆った状態でその裏面を研削することにより、前記半導体ウエハの厚さを薄くする工程と、前記保護テープを除去した後、レジスト除去液を使って前記第2のフォトレジスト膜を除去し、次いで前記有機層を高温加熱する工程、
(e)前記半導体ウエハをダイシングして半導体チップを得る工程、
(f)前記半導体チップの外形寸法よりも小さい外形寸法を有するダイパッド部を備えたリードフレームを用意し、前記半導体チップを前記ダイパッド部に搭載する工程、
(g)前記半導体チップおよび前記ダイパッド部を樹脂封止する工程。 - 請求項1記載の半導体装置の製造方法であって、前記レジスト除去液は、フェノール系の溶剤を主成分として含有することを特徴とする半導体装置の製造方法。
- 以下の工程を含むことを特徴とする半導体装置の製造方法;
(a)半導体ウエハの主面上に形成した最上層配線の上部に無機系の絶縁材料からなる表面保護膜を形成した後、前記表面保護膜を有機層で被覆する工程、
(b)フォトレジスト膜をマスクにして前記有機層の一部をエッチングする工程、
(c)レジスト除去液を使って前記フォトレジスト膜を除去した後、前記有機層をベーク処理する工程、
(d)前記有機層の表面を第2のフォトレジスト膜で覆った後、前記半導体ウエハの裏面を研削する工程、
(e)レジスト除去液を使って前記第2のフォトレジスト膜を除去した後、前記有機層をベーク処理する工程、
(f)前記半導体ウエハを複数の半導体チップに分割した後、前記半導体チップを、前記半導体チップよりも外形寸法が小さいリードフレームのダイパッド部上に搭載し、前記半導体チップと前記ダイパッド部とを樹脂により封止する工程。 - 請求項3記載の半導体装置の製造方法であって、前記(e)工程のベーク処理は、前記有機層と前記樹脂との接着力が回復する温度で行なうことを特徴とする半導体装置の製造方法。
- 以下の工程を含むことを特徴とする半導体装置の製造方法;
(a)半導体ウエハの主面上に形成した最上層配線の上部に無機系の絶縁材料からなる表面保護膜を形成した後、前記表面保護膜を有機層で被覆する工程、
(b)フォトレジスト膜をマスクにして前記有機層の一部をエッチングする工程、
(c)レジスト除去液を使って前記フォトレジスト膜を除去し、次いで前記有機層の表面を第2のフォトレジスト膜で覆った後、前記半導体ウエハの裏面を研削する工程、
(d)レジスト除去液を使って前記第2のフォトレジスト膜を除去した後、前記有機層をベーク処理する工程、
(e)前記半導体ウエハを複数の半導体チップに分割した後、前記半導体チップを、前記半導体チップよりも外形寸法が小さいダイパッド部上に搭載し、前記半導体チップと前記ダイパッド部とを樹脂により封止する工程。 - 請求項5記載の半導体装置の製造方法であって、前記(d)工程のベーク処理は、前記有機層と前記樹脂との接着力が回復する温度で行なうことを特徴とする半導体装置の製造方法。
- 以下の工程を含むことを特徴とする半導体装置の製造方法;
(a)半導体ウエハの主面上に形成した最上層配線の上部に無機系の絶縁材料からなる表面保護膜を形成した後、前記表面保護膜を感光性ポリイミド樹脂層で被覆する工程、
(b)前記感光性ポリイミド樹脂層を露光、現像してその一部に開孔を形成した後、前記開孔が形成された前記感光性ポリイミド樹脂層をマスクにして前記表面保護膜の一部をエッチングする工程、
(c)前記感光性ポリイミド樹脂層をベーク処理し、またはベーク処理することなく、前記感光性ポリイミド樹脂層の表面をフォトレジスト膜で覆った後、前記半導体ウエハの裏面を研削する工程、
(d)レジスト除去液を使って前記フォトレジスト膜を除去した後、前記感光性ポリイミド樹脂層をベーク処理する工程、
(e)前記半導体ウエハを複数の半導体チップに分割した後、前記半導体チップを、前記半導体チップよりも外形寸法が小さいダイパッド部上に搭載し、前記半導体チップと前記ダイパッド部とを樹脂により封止する工程。 - 請求項7記載の半導体装置の製造方法であって、前記(d)工程のベーク処理は、前記感光性ポリイミド樹脂層と前記樹脂との接着力が回復する温度で行なうことを特徴とする半導体装置の製造方法。
- 以下の工程を含むことを特徴とする半導体装置の製造方法;
(a)主面と、前記主面上に形成された最上層配線と、前記最上層配線の上部に形成され、無機系の絶縁材料からなる表面保護膜と、前記主面とは反対側の裏面とを有する半導体ウエハを準備する工程、
(b)前記(a)工程の後、前記半導体ウエハの前記表面保護膜の上部に有機層を形成する工程、
(c)前記(b)工程の後、前記有機層の上部に第1フォトレジスト膜を形成する工程、
(d)前記(c)工程の後、前記第1フォトレジスト膜をマスクにしたエッチングで、前記最上層配線の上部の前記有機層と前記表面保護膜とを開孔し、前記半導体ウエハにボンディングパッドを形成する工程、
(e)前記(d)工程の後、レジスト除去液を使って前記第1フォトレジスト膜を除去する工程、
(f)前記(e)工程の後、前記有機層を加熱する工程、
(g)前記(f)工程の後、前記半導体ウエハの前記主面を第2のフォトレジスト膜と保護テープとで覆った状態でその裏面を研削する工程、
(h)前記(g)工程の後、前記保護テープを除去する工程、
(i)前記(h)工程の後、レジスト除去液を使って前記第2のフォトレジスト膜を除去する工程、
(j)前記(i)工程の後、前記有機層を加熱する工程、
(k)前記(j)工程の後、前記半導体ウエハをダイシングして半導体チップを得る工程、
(l)前記(k)工程の後、前記半導体チップの前記裏面の一部がダイパッド部から露出するように、前記半導体チップを前記ダイパッド部に搭載する工程、(m)前記(l)工程の後、前記半導体チップおよび前記ダイパッド部を樹脂封止する工程。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006134806A JP4206410B2 (ja) | 2006-05-15 | 2006-05-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006134806A JP4206410B2 (ja) | 2006-05-15 | 2006-05-15 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000538384 Division | 1998-03-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006270113A JP2006270113A (ja) | 2006-10-05 |
JP4206410B2 true JP4206410B2 (ja) | 2009-01-14 |
Family
ID=37205653
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006134806A Expired - Fee Related JP4206410B2 (ja) | 2006-05-15 | 2006-05-15 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4206410B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009099709A (ja) * | 2007-10-16 | 2009-05-07 | Nec Electronics Corp | 半導体装置 |
-
2006
- 2006-05-15 JP JP2006134806A patent/JP4206410B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006270113A (ja) | 2006-10-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6777265B2 (en) | Partially patterned lead frames and methods of making and using the same in semiconductor packaging | |
US7439097B2 (en) | Taped lead frames and methods of making and using the same in semiconductor packaging | |
US7622332B2 (en) | Partially patterned lead frames and methods of making and using the same in semiconductor packaging | |
US7790500B2 (en) | Partially patterned lead frames and methods of making and using the same in semiconductor packaging | |
JP5095114B2 (ja) | 固体撮像装置の製造方法 | |
JP5798834B2 (ja) | 半導体装置の製造方法 | |
JP2005531137A (ja) | 部分的にパターン形成したリードフレームならびに半導体パッケージングにおけるその製造および使用の方法 | |
JP2001196407A (ja) | 半導体装置および半導体装置の形成方法 | |
JP3672297B2 (ja) | 半導体装置の製造方法 | |
US7678706B2 (en) | Method of manufacturing a semiconductor device | |
JP4206410B2 (ja) | 半導体装置の製造方法 | |
JP3680812B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
KR20060003821A (ko) | 반도체장치 및 그 제조방법 | |
KR0141947B1 (ko) | 반도체 패키지 | |
KR100728956B1 (ko) | 반도체 패키지의 제조방법 | |
JP2013135011A (ja) | 半導体装置 | |
JP2007214305A (ja) | 半導体装置 | |
JPH0443670A (ja) | 半導体装置 | |
JPH09139457A (ja) | 半導体装置およびその製造に用いるリードフレーム | |
JP2005235927A (ja) | 半導体装置およびその製造方法 | |
JPH0529493A (ja) | 樹脂封止型半導体装置 | |
KR20050099357A (ko) | 반도체 패키지의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080616 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080624 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080814 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080930 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081020 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111024 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111024 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111024 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111024 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121024 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121024 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131024 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |