KR20050017206A - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법

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KR20050017206A
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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 웨이퍼 후면 연마 공정 이후에 웨이퍼 후면에 접착층을 형성하여 웨이퍼 휨도 방지하면서 접착제 도포 공정 없이 반도체 칩 부착 공정을 바로 진행하는 반도체 소자 제조 방법을 제공한다. 즉, (a) 웨이퍼를 준비하는 단계와; (b) 상기 웨이퍼의 후면을 연마하는 단계와; (c) 상기 웨이퍼의 후면에 유기소재 접착제를 도포하여 비-스테이지(B-stage)로 경화하는 단계와; (d) 상기 비-스테이지 접착층이 형성된 웨이퍼를 쏘잉 테이프에 부착하여 개별 반도체 칩으로 쏘잉하는 단계와; (e) 상기 쏘잉 테이프에서 박리하여 얻어지는 상기 비-스테이지 접착층이 형성된 반도체 칩을 배선기판 위에 부착하는 단계; 및 (f) 상기 반도체 칩이 부착된 배선기판을 오븐에 넣어 상기 비-스테이지 접착층을 씨-스테이지(C-stage) 접착층으로 열경화시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.

Description

반도체 소자 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 웨이퍼 후면 연마 공정 이후에 웨이퍼 후면에 접착층을 형성하여 웨이퍼 휨도 방지하면서 접착제 도포 공정 없이 반도체 칩 부착 공정을 바로 진행하는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자(또는 반도체 패키지) 제조 공정은 일반적으로 반도체 웨이퍼를 소정 크기로 절단시켜서 소정 크기의 다이(Die; 반도체 칩)로 분리하는 쏘잉(Sawing) 공정과, 분리된 반도체 칩을 배선기판에 부착하는 칩 부착(chip attaching) 공정과, 도전성 본딩 와이어를 사용하여 반도체 칩과 배선기판을 전기적으로 연결하는 와이어 본딩(Wire Bonding) 공정 및 반도체 칩을 외부 환경으로부터 보호하기 위하여 성형 수지로 봉합하는 성형(Molding) 공정 순서로 진행된다.
특히 칩 부착 공정은 배선기판에 접착제를 도포한 상태에서 반도체 칩을 압착하는 방법이 사용되어 왔다. 칩 부착용 접착제로는 은-에폭시(Ag-epoxy) 접착제와 같은 수지 페이스트 접착제(resin paste adhesive)가 일반적으로 사용된다. 수지 페이스트 접착제를 배선기판에 도포하는 방법으로, 스탬핑(stamping)법, 디스펜싱(dispensing)법, 스크린 프린트(screen print)법이 사용되고 있지만, 디스펜싱법이 주로 사용된다.
디스펜싱법은 시린지(syringe) 안에 수지 페이스트 접착제를 충전하고, 시린지에 연결된 디스펜서(dispenser)를 통하여 배선기판 위에 소정 양의 수지 페이스트 접착제를 토출하는 방법이다.
그런데 디스펜싱법은 반도체 칩의 크기가 커질 경우 배선기판 위에 수지 페이스트 접착제를 균일하게 도포하는 것이 어려운 결점을 가지고 있고, 반도체 칩을 부착한 이후에 진행되는 경화 공정에서 수지 페이스트 접착제가 형성하는 접착층 내에 보이드(void)가 발생될 수 있다.
한편 이러한 수지 페이스트 접착제의 문제점을 해결하기 위해서 필름상의 접착제를 이용하는 방법이, 일본공개특허공보 소63-289822호(1988.10.05), 일본공개특허공보 평1-19735호(1989.01.23)에 나타나 있지만, 반도체 칩의 크기에 따라서 필름을 절단하지 않으면 안되고, 절단 필름의 위치를 정렬하여 부착할 수 있는 장치가 필요한 문제점을 안고 있다.
또한 이 문제를 해결하기 위해서, 일본공개특허공보 제2000-104040호(2000.04.11)에 다음과 같은 방법이 개시되어 있다. 즉, 웨이퍼의 후면에 접착 테이프를 열압착 방법으로 부착하여 얻어진 접착제 부착 웨이퍼를 쏘잉 테이프에 부착하고, 쏘잉 테이프에 부착된 접착제 부착 웨이퍼를 쏘잉하여 개별 반도체 칩으로 분할한 후, 쏘잉 테이프를 박리하고 얻어진 접착제 부착 반도체 소자를 배선기판 위에 부착한다.
그런데 접착제 부착 웨이퍼를 얻기 위해서, 후면에 접착 테이프가 탑재된 웨이퍼를 롤과 열판을 이용하여 열압착해야 하기 때문에, 웨이퍼의 두께가 두꺼운 경우에는 큰 문제가 없지만 두께가 얇고 직경이 큰 경우에는 적용할 수 없는 결점을 가지고 있다. 즉, 두께가 얇은 웨이퍼에 대해서 열압착 공정을 진행할 경우, 웨이퍼 자체가 깨지는 불량이 발생될 수 있다. 후술되겠지만 두께가 얇고 직경이 큰 웨이퍼의 경우 휨이 심하게 발생되기 때문에, 웨이퍼를 손상시키지 않으면서 열압착 방법으로 웨이퍼 후면에 접착 테이프를 붙이는 것이 쉽지 않다.
한편 반도체 소자의 경박단소화 추세에 따라 반도체 소자 내에 실장되는 반도체 칩의 두께는 점차 얇아지고 있다. 얇은 반도체 칩을 얻기 위해서는 웨이퍼를 얇게 가공하는 기술이 필요하고, 웨이퍼가 얇아질수록 웨이퍼 휨(warpage)이 필연적으로 발생된다. 더욱이 웨이퍼당 반도체 칩 수를 증가시키기 위해서 직경이 큰 웨이퍼의 사용이 확대되고 있기 때문에, 웨이퍼 휨이 더욱 심하게 발생된다. 즉, 웨이퍼는 팹(FAB) 공정에서 700㎛ 두께를 갖는 원판 상태에서 공정이 진행되고, 팹 공정이 완료되면 웨이퍼의 앞면인 활성면의 고집적 회로를 보호하기 위해서 소정의 두께의 불활성층을 형성하게 된다. 불활성층으로는 폴리이미드(polyimide)가 사용될 수 있다.
그런데 불활성층 소재로 사용되는 폴리이미드는 웨이퍼 소재인 실리콘에 비해서 열팽창계수가 크기 때문에, 웨이퍼 상부면에 폴리이미드가 코팅된 이후에 경화시 폴리이미드가 수축되어 웨이퍼가 컵 형태로 휘는 휨이 발생될 수 있다. 웨이퍼 휨은 두께가 700㎛ 정도일 경우 이후 제조 공정에 영향을 주지 않지만, 200mm 웨이퍼의 경우 200㎛ 이하로 웨이퍼 후면을 연마하거나 300mm 웨이퍼의 경우 400㎛ 이하로 웨이퍼 후면을 연마할 경우 휨이 심하게 발생되어 제조 공정에 치명적인 영향을 주게 된다.
따라서 이와 같은 휨을 방지하기 위해서, 한국공개특허공보 제2002-049720호(2002.06.26), 일본공개특허공보 제2000-133638호(2000.05.12), 일본공개특허공보 제2001-093863호(2001.04.06) 등에 개시된 바와 같이, 휨을 보정하기 위해서 웨이퍼 후면에 폴리이미드 필름을 코팅하거나 금속막을 형성하고 있다.
하지만 이 경우 칩 부착 공정시 전술된 바와 같이 별도의 수지 페이스트 접착제를 사용해야 하기 때문에, 별도의 수지 페이스트 접착제 사용에 따른 문제점을 그대로 안고 있다.
따라서, 본 발명의 목적은 웨이퍼 후면 연마 공정 이후에 웨이퍼 후면에 접착층을 형성하여 웨이퍼 휨도 방지하면서 수지 페이스트 접착제 도포 공정 없이 반도체 칩 부착 공정을 바로 진행하는 반도체 소자 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, (a) 웨이퍼를 준비하는 단계와; (b) 상기 웨이퍼의 후면을 연마하는 단계와; (c) 상기 웨이퍼의 후면에 유기소재 접착제를 도포하여 비-스테이지(B-stage)로 경화하는 단계와; (d) 상기 비-스테이지 접착층이 형성된 웨이퍼를 쏘잉 테이프에 부착하여 개별 반도체 칩으로 쏘잉하는 단계와; (e) 상기 쏘잉 테이프에서 박리하여 얻어지는 상기 비-스테이지 접착층이 형성된 반도체 칩을 배선기판 위에 부착하는 단계; 및 (f) 상기 반도체 칩이 부착된 배선기판을 오븐에 넣어 상기 비-스테이지 접착층을 씨-스테이지(C-stage) 접착층으로 열경화시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.
본 발명에 따른 (b) 단계에서, 200mm 웨이퍼의 경우는 200㎛이하, 300mm 웨이퍼의 경우는 400㎛ 이하의 두께를 갖도록 웨이퍼의 후면을 연마한다.
본 발명에 따른 (c) 단계에서 유기소재 접착제는 에폭시계, 아크릴계, 폴리이미드계, 실리콘계, 에폭시계/아크릴계, 에폭시계/폴리이미드계, 에폭시계/실리콘계, 아크릴계/폴리이미드계, 폴리이미드계/실리콘계 또는 에폭시계/폴리이미드계/실리콘계를 사용하는 것이 바람직하다.
본 발명에 따른 (c) 단계에서 비-스테이지 접착층은, 스핀 코팅법, 프린팅법, 인잭션 몰딩법 또는 압축 성형법으로 형성할 수 있다. 경화 공정은 100 내지 150℃에서 20 내지 30분 진행된다. 그리고 유기소재 접착제를 웨이퍼 후면에 도포한 이후에 자외선 조사하여 비-스테이지 접착층으로 형성도 가능하다. 이때, 비-스테이지 접착층은 30 내지 50㎛의 두께를 갖는다.
본 발명에 따른 (c) 단계에서 유기소재 접착제는 20 내지 30poise의 점도를 갖는다.
본 발명에 따른 (f) 단계는, 150 내지 200℃에서 30분 내지 60분 정도 진행한다.
본 발명에 따른 (f) 단계 이후에, (g) 상기 반도체 칩 위에 스페이서를 부착하는 단계와; (h) 상기 스페이서 위에 상기 쏘잉 테이프에서 박리하여 얻어지는 상기 비-스테이지 접착층이 형성된 반도체 칩을 열융착시켜 적층하는 단계;를 더 포함할 수 있다.
또는 본 발명에 따른 (f) 단계 이후에, (g) 상기 배선기판 위에 부착된 상기 반도체 칩보다 크기가 작고, 비-스테이지 접착층이 형성된 반도체 칩을 상기 배선기판 위에 부착된 상기 반도체 칩 위에 열융착시켜 적층하는 단계;를 더 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자 제조 방법의 공정도(80)이다. 그리고 도 2 내지 도 10은 도 1의 공정도에 따른 각 단계를 보여주는 도면들이다. 도 1 내지 도 10을 참조하여 본 발명에 따른 제조 방법의 한가지 실시예에 대하여 설명하겠다. 한편 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 나타낸다.
본 실시예의 제조 공정은 반도체 웨이퍼(10) 준비 단계로부터 출발한다(도 1의 81). 먼저 도 2 및 도 3에 도시된 바와 같이, 약 700㎛ 두께의 실리콘 기판(12)에는 일반적으로 웨이퍼 제조 공정을 통해 소정의 집적회로들이 형성된다. 실리콘 기판(12)에 집적된 회로들이 복수개의 반도체 칩(14)을 구성하고, 이웃하는 반도체 칩들(14)은 칩 절단 영역(16; scribe line)에 의해 구분된다. 한편 반도체 칩(14)을 이루는 집적회로가 본 발명을 이해하는데 반드시 필요한 것은 아니기 때문에, 집적회로는 본 명세서 및 도면에 개시하지 않았다. 웨이퍼(10)로는 직경이 200mm 또는 300mm인 웨이퍼가 사용될 수 있다.
반도체 칩(14)은 실리콘 기판(12) 상부면에 집적회로와 전기적으로 연결된 칩 패드(17)를 포함한다. 또한 불활성층(19)이 실리콘 기판 상부면(13)과 칩 패드(17) 가장자리를 뒤덮고 있어서, 실리콘 기판(12) 내부의 집적회로들을 외부환경으로부터 보호한다. 칩 패드(17)는 보통 알루미늄(Al)으로 되어 있고, 불활성층(19)은 폴리이미드로 되어 있으며 3 내지 10㎛ 두께로 형성된다. 그리고 칩 패드들(17)은 칩 절단 영역(16)에 근접한 반도체 칩(14)의 가장자리에 열을 지어 형성된다. 그러나 칩 패드(17)의 위치가 반드시 반도체 칩(14)의 가장자리에 한정되는 것은 아니다.
다음으로 도 4에 도시된 바와 같이, 웨이퍼 후면(15) 연마 공정이 진행된다(도 1의 82). 즉, 반도체 칩(14)의 두께를 최소화하기 위해서 두께가 700㎛인 웨이퍼(10)의 후면(15)을 연마하게 된다. 웨이퍼 후면 연마 공정은 화학적 물리적 연마(Chemical Mechanical Polishing; CMP) 방법, 그라인딩(grinding) 방법, 습식 식각 방법 또는 건식 식각 방법이 사용될 수 있으며, 일반적으로 CMP 방법이 주로 사용된다.
CMP 장치(20)에서 진행되는 CMP 공정은, 웨이퍼 후면(15)이 연마 테이블(22; polishing table)을 향하도록 웨이퍼 캐리어(24; wafer carrier)가 웨이퍼(10)를 파지한 상태에서 연마 테이블(22)로 이동한다. 웨이퍼 후면(15)이 연마 패드(24; polishing pad) 표면 위에 접촉하도록 한 상태에서 연마액(27; slurry)을 공급하여 웨이퍼 후면(15)을 화학적으로 반응시키면서 웨이퍼 캐리어(24)와 연마 테이블(22)을 상대운동시켜 물리적으로 웨이퍼 후면(15)을 연마한다. 도면부호 26은 연마액 공급부를 나타낸다.
한편, 200mm 웨이퍼의 경우는 200㎛이하의 두께를 갖도록 후면 연마하고, 300mm 웨이퍼의 경우는 400㎛이하의 두께를 갖도록 후면 연마하게 되며, 최근에는 100㎛이하의 두께를 갖도록 후면 연마가 이루어지고 있다.
다음으로 도 5에 도시된 바와 같이, 웨이퍼의 후면(15)에 비-스테이지(B-stage) 접착층(32)을 형성하는 공정이 진행된다(도 1의 83). 즉, 웨이퍼 상부면(13)에 형성된 불활성층과 열팽창계수가 유사한 액상의 유기소재 접착제를 웨이퍼 후면(15)에 도포하여 B-stage로 경화시켜 소정의 두께를 갖는 B-stage 접착층(32)을 형성한다.
이와 같이 웨이퍼 상부면(13)의 불활성층과 열팽창계수가 유사한 B-stage 접착층(32)을 웨이퍼 후면(15)에 형성함으로써, 웨이퍼 후면 연마에 따라서 발생되는 웨이퍼 휨을 보상할 수 있다. 즉, 웨이퍼(10) 상태에서의 휨은 웨이퍼 상부면(13)의 집적회로를 보호하기 위하여 도포하는 수㎛ 두께의 불활성층 소재가 액상에서 고상으로 경화할 때 발생되는 부피수축에 기인한다. 따라서 반대로 웨이퍼 후면(15)에 불활성층 소재와 비슷한 특성을 갖는 유기소재 접착제를 소정의 두께로 형성 및 B-스테이지 상태로 경화시킴으로써 부피수축 반응을 웨이퍼 후면(15)에서도 일으킴으로써, 웨이퍼 상부면(13)쪽으로 컵 형태로 휘는 것을 억제할 수 있다.
후술되겠지만 웨이퍼 후면(15)에 B-stage 접착층(32)을 형성함으로써, 이후에 진행될 칩 부착 공정에서 별도의 수지 페이스트 접착제의 사용없이 칩 부착 공정을 진행할 수 있다.
더불어 웨이퍼 후면(15)이 B-stage 접착층(32)에 의해 보호되기 때문에, 웨이퍼 쏘잉 공정부터 반도체 칩을 취급하는 과정에서 약 1% 정도로 발생하는 반도체 칩의 모서리가 깨지는 칩핑(chipping) 불량을 억제할 수 있다.
한편, B-stage 접착층(32)을 웨이퍼 후면(15)에 형성하는 방법으로 스핀 코팅(spin coating)법, 프린팅(printing)법, 인잭션 몰딩(injection molding)법 또는 압축 성형(compression molding)법 등이 사용될 수 있다. 도포된 유기소재 접착제를 B-stage 접착층(32)으로 형성하는 공정은 자외선을 조사하거나, 100 내지 150℃에서 20 내지 30분 정도 진행된다. B-스테이지 접착층(32)을 형성하기 위해서 20 내지 30poise의 점도를 갖는 유기소재 접착제를 사용하는 것이 바람직하다.
유기소재 접착제로는 에폭시계, 아크릴계, 폴리이미드계 그리고 실리콘계와 같은 단일 유기화화물이나, 이들의 복합 유기화합물이 사용될 수 있다. 복합 유기화합물로는 에폭시계/아크릴계, 에폭시계/폴리이미드계, 에폭시계/실리콘계, 아크릴계/폴리이미드계, 폴리이미드계/실리콘계 또는 에폭시계/폴리이미드계/실리콘계가 사용될 수 있다.
그리고 웨이퍼 후면(15)에 형성되는 B-stage 접착층(32)의 두께는 후면 연마된 후의 웨이퍼(10)의 두께와 불활성층의 두께에 따라서 차이가 있겠지만, 30 내지 50㎛ 두께로 형성하는 것이 바람직하다.
다음으로 도 6에 도시된 바와 같이, B-stage 접착층(32)이 형성된 웨이퍼(10)를 개별 반도체 칩(14)으로 분리하는 공정을 진행한다(도 1의 84). 즉, 먼저 B-stage 접착층(32)이 형성된 웨이퍼 후면(15)을 쏘잉 테이프(41)에 부착한다. 이때 쏘잉 테이프(41)는 웨이퍼 링(42)에 부착되어 취급된다. 이와 같이 웨이퍼(10)를 쏘잉 테이프(41)에 부착시킨 상태에서 웨이퍼 절단기(43)로 칩 절단 영역(16)을 따라서 웨이퍼(10)를 쏘잉하여 개별 반도체 칩(14)으로 분리한다. 물론 반도체 칩(14) 아래의 B-stage 접착층(32)까지 쏘잉한다.
다음으로 도 7에 도시된 바와 같이, B-stage 접착층(32)이 형성된 반도체 칩(14)을 배선기판(60)에 부착하는 단계가 진행된다(도 1의 85). 즉, 칩 이송기(도시 안됨)를 이용하여 반도체 칩(14)을 흡착하여 쏘잉 테이프에서 박리 시킨 이후에 배선기판(60) 위에 부착시킨다(도 1의 85a). 계속해서 반도체 칩(14)이 부착된 배선기판(60)은 오븐에 공급되어 B-stage 접착층을 씨-스테이지(C-stage) 접착층(34)으로 경화시킴으로써, 반도체 칩(14)과 배선기판(60) 사이에 완전한 접착력을 부여한다(도 1의 85b). 이때 C-stage 경화 공정은 150 내지 200℃에서 30분 내지 60분 정도 진행하는 것이 바람직하다. 반도체 칩(14) 하부면에 B-stage 접착층이 형성되어 있기 때문에, 칩 부착 공정이 별도의 수지 페이스트 접착제의 사용없이 배선기판(60) 위에 직접 반도체 칩(14)을 부착할 수 있다.
한편 배선기판(60)으로는 리드 프레임, 테이프 배선기판, 인쇄회로기판, 세라믹 기판이 사용될 수 있다.
칩 부착 공정 이후에 진행할 반도체 소자 제조 공정은 통상적인 반도체 소자 제조 공정과 동일한 방법 및 순서로 진행된다.
즉, 도 8에 도시된 바와 같이, 본딩 와이어(52)를 이용하여 반도체 칩(14)과 배선기판(60)을 전기적으로 연결하는 와이어 본딩 공정이 진행된다(도 1의 86). 다음으로 도 9에 도시된 바와 같이, 배선기판(60) 상부면에 형성된 반도체 칩(14)과 본딩 와이어(52)를 외부 환경으로부터 보호하기 위해서 액상의 성형 수지로 봉합하여 수지 봉합부(53)를 형성하는 성형 공정이 진행된다(도 1의 88). 마지막으로 도 10에 도시된 바와 같이, 배선기판(60)의 하부면에 솔더 볼(54)을 형성함으로 반도체 소자(100)의 제조 공정은 완료된다. 솔더 볼(54)은 볼 배치(ball placement), 도금(plating), 스텐실 프린팅(stencil printing) 또는 메탈젯(metaljet) 방법으로 형성할 수 있다. 솔더 볼(54) 대신에 니켈(Ni) 또는 금 (Au)범프가 형성될 수도 있다.
이때, 도 1의 도면부호 87의 "칩 n개 부착?" 단계에서 "n"은 "1"에 해당된다.
한편, 본 발명의 실시예에 따른 반도체 소자(100)는 하나의 반도체 칩(14)이 실장된 싱글 칩 패키지를 예를 들어 설명하였지만, 두 개 이상의 반도체 칩이 3차원으로 적층된 멀티 칩 패키지에도 적용될 수 있음은 물론이다. 도 11 및 도 12는 두 개의 반도체 칩이 3차원으로 적층된 반도체 소자를 도시하고 있다. 여기서 배선기판 위에 부착되는 반도체 칩을 제 1 칩이라 하고, 제 1 칩 위에 부착되는 반도체 칩을 제 2 칩이라 한다.
도 11을 참조하면, 동일한 크기의 제 1 및 제 2 칩(114a, 114b)이 3차원으로 적층된 반도체 소자(200)가 도시되어 있다. 이 경우, 제 1 및 제 2 칩(114a, 114b)의 크기가 동일하기 때문에, 제 1 및 제 2 칩(114a, 114b) 사이에 스페이서(170; spacer)가 개재된다. 물론 제 1 및 제 2 칩(114a, 114b)의 하부면에는 B-stage 접착층이 형성되어 있기 때문에, 배선기판(160)에 제 1 칩(114a)을 부착할 때, 스페이서(170) 위에 제 2 칩(114b)을 부착할 때 별도의 수지 페이스트 접착제 사용 없이 바로 부착할 수 있다. 물론 칩 부착 후 B-stage 접착층은 열경화를 통해 C-stage 접착층(134a, 134b)으로 경화된다.
도 12를 참조하면, 크기가 서로 다른 제 1 및 제 2 칩(214a, 214b)이 3차원으로 적층된 반도체 소자(300)가 도시되어 있다. 제 2 칩(214b)에 비하여 크기가 큰 제 1 칩(214a) 위에 제 2 칩(214b)이 직접 부착된 예가 도시되어 있다. 물론 배선기판(260) 위에 제 1 칩(214a)을 부착할 때, 제 1 칩(214a) 위에 제 2 칩(214b)을 부착할 때, 별도의 수지 페이스트 접착제 사용 없이 바로 부착할 수 있다. 물론 칩 부착 공정 후 B-stage 접착층은 열경화를 통해 C-stage 접착층(234a, 234b)으로 경화된다.
도 11 및 도 12에 개시된 반도체 소자(200, 300)에 대한 제조 공정은 도 1에 도시된 제조 공정과 동일하게 진행되며, 도 1의 도면부호 87의 "칩 n개 부착?" 단계에서 "n"은 "2"에 해당된다. 물론 도 11에 개시된 반도체 소자(200)에 대한 제조 공정에서, 제 1 칩(114a)을 부착한 이후에 제 2 칩(114b)을 부착 공정을 진행하기 전에 스페이서(170)를 제 1 칩(114a)의 상부면에 부착하는 공정을 먼저 진행한다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
따라서, 본 발명의 제조 방법에 따르면, 웨이퍼 후면 연마 공정 이후에 웨이퍼 후면에 b-stage 접착층을 형성함으로써, 첫째 웨이퍼 후면 연마에 따라서 발생되는 웨이퍼 휨을 보상할 수 있다.
둘째 칩 부착 공정에서 별도의 수지 페이스트 접착제의 사용없이 칩 부착 공정을 진행할 수 있기 때문에, 수지 페이스 접착제 사용에 따른 문제점을 해결과 더불어 공정 단축을 통한 생산성 향상을 도모할 수 있다.
셋째 웨이퍼 후면을 B-stage 접착층이 보호하기 때문에, 쏘잉 공정 이후에 반도체 칩 상태로 취급될 때 약 1% 정도로 발생하는 반도체 칩의 모서리가 깨지는 칩핑(chipping) 불량을 억제할 수 있다.
마지막으로 다수개의 반도체 칩들을 3차원으로 적층할 때도 수지 페이스 접착제의 사용없이 칩 적층이 가능한 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자 제조 방법의 공정도이다.
도 2는 내지 도 10은 도 1의 공정도에 따른 각 단계를 보여주는 도면들로서,
도 2는 웨이퍼를 보여주는 평면도이고,
도 3은 도 2의 반도체 칩의 일부를 확대하여 보여주는 평면도이다.
도 4는 웨이퍼의 후면을 연마하는 단계를 보여주는 단면도이고,
도 5는 웨이퍼의 후면에 비-스테이지(B-stage) 접착층을 형성하는 단계를 보여주는 단면도이고,
도 6은 웨이퍼 링에 부착된 웨이퍼를 개별 반도체 칩으로 분리하는 단계를 보여주는 단면도이고,
도 7은 개별 반도체 칩을 배선기판에 부착하는 단계를 보여주는 단면도이고,
도 8은 와이어 본딩 단계를 보여주는 단면도이고,
도 9는 수지 봉합부를 형성하는 단계를 보여주는 단면도이고,
도 10은 솔더 볼을 형성하는 단계를 보여주는 단면도이다.
도 11 및 도 12는 본 발명의 반도체 소자 제조 방법에 따라 제조된 반도체 칩 2개를 배선기판에 3차원으로 적층한 반도체 소자를 보여주는 단면도들이다.
* 도면의 주요 부분에 대한 설명 *
10 : 웨이퍼 12 : 실리콘 기판
14 : 반도체 칩 16 : 칩 절단 영역
20 : CMP 장치 32 : B-stage 접착층
34 : C-stage 접착층 41 : 쏘잉 테이프
42 : 웨이퍼 링 43 : 쏘잉 날
52 : 본딩 와이어 53 : 수지 봉합부
54 : 솔더 볼 100 : 반도체 소자

Claims (11)

  1. (a) 웨이퍼를 준비하는 단계와;
    (b) 상기 웨이퍼의 후면을 연마하는 단계와;
    (c) 상기 웨이퍼의 후면에 유기소재 접착제를 도포하여 비-스테이지(B-stage)로 경화하는 단계와;
    (d) 상기 비-스테이지 접착층이 형성된 웨이퍼를 쏘잉 테이프에 부착하여 개별 반도체 칩으로 쏘잉하는 단계와;
    (e) 상기 쏘잉 테이프에서 박리하여 얻어지는 상기 비-스테이지 접착층이 형성된 반도체 칩을 배선기판 위에 부착하는 단계;
    (f) 상기 반도체 칩이 부착된 배선기판을 오븐에 넣어 상기 비-스테이지 접착층을 씨-스테이지(C-stage) 접착층으로 열경화시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제 1항에 있어서, 상기 (b) 단계에서, 200mm 웨이퍼의 경우는 200㎛이하, 300mm 웨이퍼의 경우는 400㎛ 이하의 두께를 갖도록 웨이퍼의 후면을 연마하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2항에 있어서, 상기 (c) 단계에서 상기 유기소재 접착제는 에폭시계, 아크릴계, 폴리이미드계, 실리콘계, 에폭시계/아크릴계, 에폭시계/폴리이미드계, 에폭시계/실리콘계, 아크릴계/폴리이미드계, 폴리이미드계/실리콘계 또는 에폭시계/폴리이미드계/실리콘계인 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 3항에 있어서, 상기 (c) 단계에서 상기 비-스테이지 접착층은, 스핀 코팅법, 프린팅법, 인잭션 몰딩법 또는 압축 성형법으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 3항에 있어서, 상기 (c) 단계는, 100 내지 150℃에서 20 내지 30분 진행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 4항에 있어서, 상기 (c) 단계에서 상기 유기소재 접착제를 상기 웨이퍼 후면에 도포한 이후에 자외선 조사하여 비-스테이지 접착층으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 3항에 있어서, 상기 (c) 단계에서 상기 비-스테이지 접착층의 두께는 30 내지 50㎛인 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 3항에 있어서, 상기 (c) 단계에서 상기 유기소재 접착제는 20 내지 30poise의 점도를 갖는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 1항에 있어서, 상기 (f) 단계는, 150 내지 200℃에서 30분 내지 60분 정도 진행하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 1항에 있어서, 상기 (f) 단계 이후에,
    (g) 상기 반도체 칩 위에 스페이서를 부착하는 단계와;
    (h) 상기 스페이서 위에 상기 쏘잉 테이프에서 박리하여 얻어지는 상기 비-스테이지 접착층이 형성된 반도체 칩을 열융착시켜 적층하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 1항에 있어서, 상기 (f) 단계 이후에,
    (g) 상기 배선기판 위에 부착된 상기 반도체 칩보다 크기가 작고, 비-스테이지 접착층이 형성된 반도체 칩을 상기 배선기판 위에 부착된 상기 반도체 칩 위에 열융착시켜 적층하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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