JP5370217B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

ＩＣチップのパッケージ方法として、いわゆるＷＬＰ（Wafer Level Package）法がある。ＷＬＰ法はウエハ状態でウエハに封止膜や配線の形成を行った後、そのウエハをチップサイズに切り出して個片化した半導体装置を製造する方法である。これにより、内蔵するＩＣチップとほぼ同じサイズの小型パッケージ（半導体装置）を製造することができる。

このＷＬＰ法においてウエハ状態でウエハに封止樹脂層を形成する際、未硬化の封止樹脂層となる材料の硬化収縮によって生じる応力のためにウエハに反りが発生してしまうので、封止樹脂層に切り込みを形成してウエハの反りを低減する技術が知られている（例えば、特許文献１参照。）。

特開２００３−２１８１４４号公報

しかしながら、上記特許文献１の場合、ウエハの反りは低減されているものの反りが残っているので、例えばウエハの裏面を研削してウエハの厚みを薄くする際に、反った状態のウエハを薄型化することは困難であり、半導体装置をより薄型化する等の加工が困難であった。

本発明の課題は、薄型化した半導体装置を提供することである。

以上の課題を解決するため、本発明の一の態様は、半導体基板及び前記半導体基板の一方の面に形成された複数の接続端子を備えた基板の前記接続端子に再配線の一端部が接続された半導体装置の製造方法において、
前記半導体基板の他方の面を研削して、その厚みを薄くする基板薄型化工程と、
前記基板の一方の面側に封止膜を貼付するとともに、その基板の周囲を囲うフレームに前記封止膜を貼付する樹脂膜貼付工程と、
前記封止膜を介して前記フレームに固定された前記基板における前記再配線の他端部の上方に対応する前記封止膜部分に、前記再配線を露出させるビアホールを形成するビアホール形成工程と、
前記ビアホール内に前記再配線と接続するコンタクト部を形成するとともに、前記コンタクト部の上端と一体のランド部を前記封止膜上に形成する外部端子形成工程と、
を備え、
前記外部端子形成工程は、前記ビアホール内と前記封止膜上にメッキを施す工程を含み、前記ランド部に相当する前記メッキ上に拡散抑制層を形成し、その拡散抑制層をマスクとして前記メッキをエッチングすることにより、前記ランド部を形成することを特徴としている。
また、前記ランド部に半田端子を形成する半田端子形成工程を備えてもよい。

また、本発明の他の態様は、上記した半導体装置の製造方法によって製造される半導体装置であって、
前記再配線の他端部は前記ランド部よりも占有する面積が小さく形成されていることを特徴としている。
好ましくは、前記ランド部の下方に前記再配線とは異なる再配線が形成されている。

本発明によれば、半導体装置を薄型化することができる。

本発明の実施形態１に係る半導体装置を示す断面図である。 実施形態１に係る半導体装置の製造方法を示す説明図である。 実施形態１に係る半導体装置の製造方法を示す説明図である。 実施形態１に係る半導体装置の製造方法を示す説明図である。 実施形態１に係る半導体装置の製造方法を示す説明図である。 実施形態１に係る半導体装置の製造方法を示す説明図である。 図６の矢印VII方向からの矢視図である。 実施形態１に係る半導体装置の製造方法を示す説明図である。 実施形態１に係る半導体装置の製造方法を示す説明図である。 実施形態１に係る半導体装置の製造方法を示す説明図である。 実施形態１に係る半導体装置の製造方法を示す説明図である。 実施形態１に係る半導体装置の製造方法を示す説明図である。 実施形態１に係る半導体装置の製造方法を示す説明図である。 半導体装置の変形例であって、拡散抑制層がない半導体装置を示す断面図である。 半導体装置の変形例であって、高密度に形成された再配線の配置例を示す説明図である。 図１５のXVI−XVI線における断面図である。 半導体装置の変形例であって、拡散抑制層がない半導体装置を示す断面図である。 本発明の実施形態２に係る半導体装置を示す断面図である。 実施形態２に係る半導体装置の製造方法を示す説明図である。 実施形態２に係る半導体装置の製造方法を示す説明図である。 実施形態２に係る半導体装置の製造方法を示す説明図である。 実施形態２に係る半導体装置の製造方法を示す説明図である。 半導体装置の変形例であって、拡散抑制層がない半導体装置を示す断面図である。

以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。

（実施形態１）
図１は、本発明の実施形態１に係る半導体装置１Ａを示す断面図である。
半導体装置１Ａは、図１に示すように、基板１５の表面に再配線２７、ガラス繊維を含有する封止膜１９、中継電極２８、半田端子２３等を形成してなる。
基板１５は、図１に示すように、半導体デバイスウェハ１０に絶縁膜１４が積層されてなる。
半導体デバイスウェハ１０は、図１に示すように、シリコン等からなる半導体基板１１と、金属等の導電性材料からなる複数の接続パッド（接続端子）１２と、酸化シリコン等の絶縁性材料からなるパッシベーション膜１３等を備えている。

半導体基板１１の内部や表面には、トランジスタ等の電気素子や配線等が形成されている。接続パッド１２は半導体基板１１上の配線と接続されている。パッシベーション膜１３は半導体基板１１の表面に形成され、電気素子や配線等を被覆する。また、パッシベーション膜１３には、接続パッド１２を露出させる開口１３ａが設けられている。図１に示すように、開口１３ａは接続パッド１２よりも小さい。

パッシベーション膜１３の表面には、エポキシ系樹脂やポリイミド系樹脂等からなる絶縁膜１４が形成されている。絶縁膜１４には、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）等の高機能プラスチック材料、エポキシ系、フェノール系、シリコン系等のプラスチック材料、またはこれらの複合材料等を用いることができる。
絶縁膜１４には、接続パッド１２を露出させる開口１４ａが設けられている。開口１４ａは例えばレーザにより形成することができる。図１に示すように、絶縁膜１４の開口１４ａはパッシベーション膜１３の開口１３ａよりも小さく、開口１４ａの外周部で接続パッド１２と絶縁膜１４とが密着している。

再配線２７は、電解めっき用シード層１６及び主層１７を有している。
電解めっき用シード層１６は、銅等の金属を含み、絶縁膜１４の表面の一部及び開口１４ａから露出した接続パッド１２の上部に形成されている。電解めっき用シード層１６は、２００ｎｍ〜２０００ｎｍの厚さが好ましい。電解めっき用シード層１６の一端部は、開口１３ａと開口１４ａを通じて接続パッド１２に接続されている。
電解めっき用シード層１６の表面には銅等の導電性材料からなる主層１７が形成されている。主層１７は１μｍ〜１０μｍの厚さが好ましい。再配線２７の一端部２７ａは、接続パッド１２上に位置し、接続パッド１２に接続されている。

再配線２７及び絶縁膜１４の表面には、接着剤層１８を介して封止膜１９が設けられている。
接着剤層１８は、例えば、エポキシ系の材料からなる接着剤が硬化してなり、封止膜１９を半導体デバイスウェハ１０（基板１５）に接着している。
封止膜１９は、例えば、ガラス繊維からなる布、シリカフィラー、或いはアラミド繊維等の低熱膨張率の添加材を含有した、エポキシ系やポリイミド系等の樹脂のフィルム材である。封止膜１９は、１５μｍより厚く、例えば１５μｍ〜４０μｍの厚さを有し、好ましくは２０μｍ〜３０μｍの厚さを有する。接着剤層１８は、熱硬化時の収縮を抑えるため、封止膜１９より薄い方が好ましい。
また、封止膜１９の熱膨張率は、例えば６［ｐｐｍ／℃］であり、半導体基板１１を構成するシリコンの熱膨張率に近似した或いは同じ値を有している。封止膜１９の熱膨張率は、含有する低熱膨張率の添加材の割合等を調整することによって所望する値に調整されている。
この封止膜１９と接着剤層１８には、再配線２７を露出させるビアホール２０ａが形成されている。

中継電極２８は、ともに銅等の導電性材料を含むコンタクト部２０及びランド部２１を有している。
再配線２７の一端部２７ａとは反対側の他端部２７ｂの上面に、ビアホール２０ａが位置しており、そのビアホール２０ａ内にコンタクト部２０が埋設されている。中継電極２８は、コンタクト部２０の下端において再配線２７に接続されている。なお、コンタクト部２０は、横方向断面が円形であり、その幅（径）が再配線２７の他端部２７ｂの幅と同じか或いは小さく設定されている。
コンタクト部２０の上端及びその上端周囲の封止膜１９上には、銅等の導電性材料からなるランド部２１が形成されている。
ランド部２１は、コンタクト部２０と一体に形成されている。ランド部２１は、横方向断面が円形であり、その幅（径）は、コンタクト部の幅（径）より大きい。封止膜１９上のランド部２１の厚みは、例えば、１０μｍ〜２５μｍであり、好ましくは１０μｍ〜１５μｍである。
ランド部２１の表面には、拡散抑制層２２が形成されている。この拡散抑制層２２を介してランド部２１を被覆する半田端子２３が設けられている。

拡散抑制層２２は、半田端子２３からのＳｎがランド部２１に拡散することを抑制するために設けられている。例えば、電源ＩＣ向け等の大電流を流すＩＣパッケージ（半導体装置）の場合、エレクトロマイグレーションによりＳｎ拡散スピードが大きく、カーケンドールボイドなどの欠陥が発生する問題が生じることがあるので、拡散抑制層２２によってＳｎ拡散を抑制することで改善できる。
なお、ランド部２１の表面に生じるＳｎ拡散層は３μｍ〜５μｍ程度であるので、ランド部２１の厚みを１０μｍ〜１５μｍあるいはそれ以上の厚みに形成することによって、Ｓｎ拡散による影響を殆どないものとすることができる。この場合、Ｓｎ拡散を抑制する必要がないので、図１４の半導体装置１Ａａに示すように、拡散抑制層２２を設けなくてもよい。

次に、半導体装置１Ａの製造方法について、図２〜図１３を用いて説明する。

まず、図２に示すように、半導体デバイスウェハ１０の表面に絶縁膜１４を設け、その絶縁膜１４にフォトリソグラフィでパターニングを施して接続パッド１２に対応する位置に開口１４ａを形成し、基板１５を形成する。

次に、スパッタ等の気相堆積法により基板１５における絶縁膜１４の全面及び接続パッド１２の全面を覆う電解めっき用シード層１６を形成する。次いで、電解めっき用シード層１６上の主層１７を形成しない位置及びアライメントマークを形成しない位置（半導体デバイスウェハ１０の周縁部の複数箇所）に再配線レジスト（図示省略）を形成し、電解めっき用シード層１６を陰極とする電解めっきにより再配線レジスト（図示省略）が形成されていない部分に銅メッキを施し、主層１７を形成する。
その後、図３に示すように、再配線レジストを除去し、さらにソフトエッチングによって主層１７が形成されていない部分の電解めっき用シード層１６を除去することで再配線２７が完成する。なお、このとき主層１７の一部もエッチングされるが、主層１７は電解めっき用シード層１６と比較して充分に厚いため影響はない。
また、主層１７と同じ材料、同一製造プロセスで、基板１５上にアライメントマーク３０を形成している。

次に、図４に示すように、半導体デバイスウェハ１０における半導体基板１１の裏面を、汎用のウエハグラインディング装置により研削して、半導体基板１１の厚みを例えば５０μｍ程度に薄くする。なお、基板１５（半導体デバイスウェハ１０）に再配線２７を形成した段階では、基板１５に反りを生じさせてしまう構成（例えば、熱硬化する封止樹脂層）は無く、基板１５は平面性を保っているので、半導体基板１１を容易に研削することができ、基板１５を薄型化することができる。

次に、図５、図６に示すように、一方の面に銅薄膜２５が設けられ、他方の面に接着剤１８ａが塗布された封止膜１９を配置する。
基板１５の再配線２７が封止膜１９の接着剤１８ａが塗布されている面に対向するように基板１５を搬送する。ここで封止膜１９には、基板１５（半導体デバイスウェハ１０）のアライメントマーク３０に対応する位置に、あらかじめアライメント用開口部３１が形成されている。このアライメント用開口部３１は、アライメントマーク３０に比べて十分に大きい数ｍｍの口径を有しており、基板１５に対する封止膜１９のアライメント精度は要求されないようになっている。搬送された基板１５のアライメントマーク３０がこのアライメント用開口部３１から視認することによって相対的な位置合わせを行う。位置合わせ後、封止膜１９及び基板１５の少なくとも一方を移動して、封止膜１９の接着剤１８ａを基板１５に貼付する。
引き続き、図５〜図７に示すように、基板１５（半導体デバイスウェハ１０）の周囲を囲う位置に配された、基板１５を搬送する治具である金属製のフレーム４０及び封止膜１９の少なくとも一方を移動して、貼付された基板１５の周囲で一部露出した接着剤１８ａをフレーム４０に貼付する。図７は、図６の矢印VII方向からの矢視図である。
この接着剤１８ａが熱硬化性樹脂である場合、熱硬化することで接着剤層１８になる。
そして、接着剤層１８は、基板１５に封止膜１９を取り付けるばかりでなく、中央において基板１５を固定し、基板１５の外周においてフレーム４０に固定することで、薄型化された基板１５をフレーム４０と一体的に取り扱うことが可能になる。つまり、基板１５のみでは薄すぎて、後工程で例えば基板１５の周縁等を接触によって損傷しやすくまた変形により取り扱いにくいことがあるが、薄型化された基板１５が接着剤層１８を介してフレーム４０に固定されていることで、基板１５をフレーム４０ごと取り扱うことができ、基板１５を保護しながら基板１５の搬送や基板１５に対する加工を容易に行なうことができるようになる。
また、ここで熱硬化する構成は接着剤層１８のみであり、接着剤層１８は、樹脂膜１９に比べて極めて薄く形成されているので接着剤１８ａが熱硬化する際に、接着剤１８ａが硬化収縮による応力は小さく、また基板１５の周囲の外では、剛直なフレーム４０が接着剤１８ａを固定しているため、基板１５の下面に位置する接着剤１８ａの収縮を抑え、ひいては収縮の応力による基板１５の反りを抑える。なお接着剤層１８は、封止膜１９と基板１５との接着も兼ねているので効率よく製造することができる。

次に、図８に示すように、基板１５上のアライメントマーク３０の位置を基準にして、例えば、ＣＯ_２レーザやＵＶレーザなどのレーザを封止膜１９に向けて照射するレーザビア加工を施して、再配線２７の他端部２７ｂの上方に対応する位置の接着剤層１８及び封止膜１９にビアホール２０ａを形成し、再配線２７を露出させる。
なお、封止膜１９にビアホール２０ａを形成する場合、ＣＯ_２レーザによるレーザビア加工が好ましい。また、このとき再配線２７の一部にもレーザが当たるが、再配線２７は1〜１２μｍ程度の充分な厚みを有しているので、再配線２７にはレーザビア加工による影響はない。

次に、図９に示すように、無電解めっきによりビアホール２０ａ内に薄く銅メッキを形成し、その銅メッキと封止膜１９上の銅薄膜２５を一体にする。その後、銅薄膜２５をシード層とする電解めっきによって、ビアホール２０ａ内および封止膜１９上に厚膜の銅メッキを施し、厚膜金属層２６を形成する。
なお、予め封止膜１９の上面に銅薄膜２５を設けずに、銅薄膜２５のない封止膜１９にビアホール２０ａを形成した後、無電解メッキによりビアホール２０ａ内から封止膜１９上にわたって連続した銅製のシード層を形成してもよい。そして、そのシード層を用いる電解めっきにより厚膜金属層２６を形成するようにしてもよい。

次に、図１０に示すように、ビアホール２０ａの上方に対応しランド部２１となる部分にレジストマスクを配して、厚膜金属層２６をパターンエッチングすることにより、ビアホール２０ａ内のコンタクト部２０、及び封止膜１９上とコンタクト部２０上のランド部２１を有する中継電極２８が形成される。コンタクト部２０は、再配線２７とランド部２１を接続している。
なお、ランド部２１となる厚膜金属層２６のエッチングによるパターニングで中継電極２８を形成することに限定されない。例えば、図８に示すビアホール２０ａ内に無電解めっきで銅メッキを形成し、この銅メッキを封止膜１９上の銅薄膜２５と一体化した後、封止膜１９（銅薄膜２５）上でランド部２１を形成しない位置にレジストマスクを設け、銅メッキ及び銅薄膜２５をシード層とする電解めっきによりレジストマスクが形成されていない部分に選択的に銅メッキを施してコンタクト部２０とランド部２１を形成する。その後、レジストマスクを除去し、さらにランド部２１が形成されていない部分の銅薄膜２５をソフトエッチングにより除去して、互いに分離された各ランド部２１をそれぞれ有する複数の中継電極２８を形成してもよい。

次に、図１１に示すように、ランド部２１の表面に無電解めっきによって、Ｎｉ／Ａｕメッキを施し、拡散抑制層２２を形成する。なお図１４の構造の場合、拡散抑制層２２を形成しない。
次に、図１２に示すように、拡散抑制層２２とともにランド部２１を被覆する略球形状の半田端子２３を形成する。この半田端子２３を形成する際に、拡散抑制層２２内にニッケルメッキ部分が残っていれば、拡散抑制層２２における金メッキ部分は半田端子２３中に拡散してもよい。
なお、ランド部２１は、少なくとも１０μｍの厚みを有しており、封止膜１９からその厚み分盛り上がったＮＳＭＤ（Non-Solder Mask Defined）端子構造であるので、半田端子２３に接する表面積が大きく、その凸状のランド部２１に被さる半田端子２３は、ランド部２１に強く接合している。

次に、図１３に示すように、基板１５を所定のダイシングラインに沿いダイシングして、フレーム４０と分離するとともに複数の半導体装置１Ａに個片化することで、半導体装置１Ａが製造される。

以上のように、本実施形態１によれば、基板１５に反りが生じない段階で半導体基板１１を容易に研削して薄型化することができるので、その薄型化された基板１５を備える半導体装置１Ａの薄型化を図ることができる。
また、薄型化された基板１５は、封止膜１９に貼付されてフレーム４０に固定されて、そのフレーム４０ごと取り扱うことができるので、基板１５の搬送や基板１５に対する加工を容易に行なうことができ、半導体装置１Ａを好適に製造することができる。
また、基板１５上で熱硬化させる構成は、接着剤層１８のみであり、封止膜１９より薄く形成されているので、基板１５に生じる反りを最低限に抑えることができる。特に、接着剤層１８を熱硬化させる際、基板１５は封止膜１９に支持されてフレーム４０に固定されているので、基板１５の反りはより一層生じにくくなっている。

また、基板１５に貼付された封止膜１９の熱膨張率は、半導体基板１１を構成するシリコンに近似した値を有しているので、半導体装置１Ａが使用される環境温度に変化がある場合でも、半導体装置１Ａ自体の膨張や収縮を妨げることはない。具体的には、半導体装置１Ａの半田端子２３をメイン基板（回路基板）の配線端子に接合して実装する際の高温時とその前後の常温時に、半導体装置１Ａは好適に膨張、収縮するので、半導体装置１Ａがメイン基板の膨張と収縮に追従する熱応力緩和機構を妨げることがない。
また、半導体装置１Ａにおいて、封止膜１９上に形成されているランド部２１は、ＮＳＭＤ端子構造を有しており、ランド部２１と半田端子２３との接合強度は強く安定したものになっている。その接合強度が強いことにより、ランド部２１と半田端子２３との界面に掛かる応力が分散されやすくなっている。このようなランド部２１と半田端子２３との接合構造は、半導体装置１Ａをメイン基板に実装する際の熱応力に対しても強い構造であるとともに、実装した後も強い構造を維持することができるので、ランド部２１と半田端子２３は破断しにくく半導体装置１Ａの製品安定性が向上する。

また、半導体装置１Ａにおいて、再配線２７の他端部２７ｂとランド部２１（半田端子２３）を電気的に接続するコンタクト部２０を形成するためのビアホール２０ａは、レーザビア加工により形成されるので、そのビアホール２０ａの幅（径）をランド部２１の幅（径）に比べて小さく形成でき、コンタクト部２０を細く形成することができる。この細く形成されるコンタクト部２０に応じて、再配線２７の他端部２７ｂを従来よりも小さくすることができ、図１に示すように、ランド部２１の下方の絶縁膜１４上に再配線２７のない領域をつくることができる。なお、ランド部２１は半田端子２３を良好に接合するために、所定の大きさが必要になっている。
そして、この再配線２７のない絶縁膜１４上の領域は、他の再配線を設けるためのスペースや互いに隣接する再配線間での短絡を防止するためのスペースとして利用することで、より再配線の実装密度を向上することが可能になる。
具体的に、図１５、図１６に示すように、半導体装置１Ｂにおける再配線２７の間の絶縁膜１４上には、再配線２７とは異なる再配線２７１，２７２，２７３，２７４が設けられており、再配線２７１と再配線２７４は、それぞれ半田端子２３，２３の下方に位置し、ランド部２１の下方に形成されている。
このように、再配線２７の他端部２７ｂがランド部２１よりも占有する面積を小さくすることによれば、当該再配線２７の他の再配線を形成するスペースを確保することができるので、高密度に複数の再配線を形成する際に、配線パターンの自由度が高くなり、好適に半導体装置１Ｂを製造することができる。
なお、図１７の半導体装置１Ｂｂに示すように、拡散抑制層２２を設けていなくてもよい。

（実施形態２）
次に、本発明の実施形態２に係る半導体装置について説明する。なお、実施形態１と同様の構成については、同符号を付して説明を割愛する。

半導体装置１Ｃは、図１８に示すように、半導体デバイスウェハ１０に絶縁膜１４が積層されてなる基板１５の表面に、再配線２７、ガラス繊維を含有する封止膜１９、コンタクト部２０及びランド部２１を備える中継電極２８、半田端子２３等を備えており、ランド部２１の上面に拡散抑制層２４が形成されているが、ランド部２１の側面には、拡散抑制層２４が形成されていない。したがって半導体装置１Ｃは、ランド部２１の側面が半田端子２３と直接接している構造になっている。

次に、半導体装置１Ｃの製造方法について、図９、図１９〜図２２を用いて説明する。なお、図２〜図６、図８の工程については実施形態１と同様である。

まず、図９に示すように、薄型化されてフレーム４０に固定されている基板１５における封止膜１９上およびビアホール２０ａ内に、厚膜金属層２６を形成する。
次に、図１９に示すように、ランド部２１を形成しない位置を覆うレジスト５０を設けて、厚膜金属層２６をシード層とする電解めっき（パターンメッキ）によってＮｉ／Ａｕメッキを施し、レジスト５０が形成されていない部分の厚膜金属層２６上に、拡散抑制層２４を形成する。

次に、図２０に示すように、レジスト５０を除去し、さらに拡散抑制層２４をマスクとして、厚膜金属層２６をパターンエッチングすることにより、ランド部２１を形成するとともにビアホール２０ａ内にコンタクト部２０を形成する。

次に、図２１に示すように、拡散抑制層２４とともにランド部２１を被覆する略球形状の半田端子２３を形成する。なお、半田端子２３を形成する際に、半田端子２３を形成する際に、拡散抑制層２４内にニッケルメッキ部分が残っていれば、拡散抑制層２４における金メッキ部分は半田端子２３中に拡散してもよい。

次に、図２２に示すように、基板１５を所定のダイシングラインに沿いダイシングして、複数の半導体装置１Ｃに個片化することで、半導体装置１Ｃが製造される。

以上の本実施形態２によっても、実施形態１と同様に、半導体基板１１を容易に研削して薄型化することができるので、その薄型化された基板１５を備える半導体装置１Ｃの薄型化を図ることができる。
また、薄型化された基板１５は、封止膜１９に貼付されてフレーム４０に固定され、フレーム４０ごと取り扱うことができるので、基板１５の搬送や基板１５に対する加工を容易に行なうことができ、半導体装置１Ｃを好適に製造することができる。
また、半導体装置１Ｃのランド部２１も、ＮＳＭＤ（Non-Solder Mask Defined）端子構造となっているので、ランド部２１と半田端子２３との接合強度を強く安定させている。
なお、図２３の半導体装置１Ｃｃに示すように、拡散抑制層２４を設けていなくてもよい。

なお、以上の実施の形態においては、半導体基板１１の裏面側を研削して薄型化した後の基板１５を封止膜１９に貼付してフレーム４０に固定するとしたが、本発明はこれに限定されるものではない。例えば、基板１５を封止膜１９に貼付してフレーム４０に固定した後に半導体基板１１の裏面側を研削してもよい。封止膜１９に支持されてフレーム４０に固定されている基板１５は、その平面性が維持されているので、この状態でも半導体基板１１を好適に研削して薄型化することができる。

また、その他、具体的な細部構造等についても適宜に変更可能であることは勿論である。

１Ａ、１Ｂ、１Ｃ 半導体装置
１０ 半導体デバイスウェハ
１１ 半導体基板
１２ 接続パッド（接続端子）
１３ パッシベーション膜
１４ 絶縁膜
１５ 基板
１６ 電解めっき用シード層
１７ 主層
１８ 接着剤層
１９ 封止膜
２０ コンタクト部
２０ａ ビアホール
２１ ランド部
２２、２４ 拡散抑制層
２３ 半田端子
２５ 銅薄膜
２６ 厚膜金属層
２７ 再配線
２７ａ 一端部
２７ｂ 他端部
４０ フレーム
５０ レジスト

Claims (4)

1. 半導体基板及び前記半導体基板の一方の面に形成された複数の接続端子を備えた基板の前記接続端子に再配線の一端部が接続された半導体装置の製造方法において、
   前記半導体基板の他方の面を研削して、その厚みを薄くする基板薄型化工程と、
   前記基板の一方の面側に封止膜を貼付するとともに、その基板の周囲を囲うフレームに前記封止膜を貼付する樹脂膜貼付工程と、
   前記再配線の他端部の上方に対応する前記封止膜部分に、前記再配線を露出させるビアホールを形成するビアホール形成工程と、
   前記ビアホール内に前記再配線と接続するコンタクト部を形成するとともに、前記コンタクト部の上端と一体のランド部を前記封止膜上に形成する外部端子形成工程と、
   を備え、
   前記外部端子形成工程は、前記ビアホール内と前記封止膜上にメッキを施す工程を含み、前記ランド部に相当する前記メッキ上に拡散抑制層を形成し、その拡散抑制層をマスクとして前記メッキをエッチングすることにより、前記ランド部を形成することを特徴とする半導体装置の製造方法。
2. 前記ランド部に半田端子を形成する半田端子形成工程と、
   を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 請求項１又は２に記載の半導体装置の製造方法によって製造される半導体装置であって、
   前記再配線の他端部は前記ランド部よりも占有する面積が小さく形成されていることを特徴とする半導体装置。
4. 前記ランド部の下方に前記再配線とは異なる再配線が形成されていることを特徴とする請求項３に記載の半導体装置。

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