CN101989592A - 封装基板与其制法及基材 - Google Patents

封装基板与其制法及基材 Download PDF

Info

Publication number
CN101989592A
CN101989592A CN 200910165562 CN200910165562A CN101989592A CN 101989592 A CN101989592 A CN 101989592A CN 200910165562 CN200910165562 CN 200910165562 CN 200910165562 A CN200910165562 A CN 200910165562A CN 101989592 A CN101989592 A CN 101989592A
Authority
CN
China
Prior art keywords
layer
metal
dielectric layer
auxiliary dielectric
base plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN 200910165562
Other languages
English (en)
Other versions
CN101989592B (zh
Inventor
刘谨铭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xinxing Electronics Co Ltd
Original Assignee
Quanmao Precision Science & Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Quanmao Precision Science & Technology Co Ltd filed Critical Quanmao Precision Science & Technology Co Ltd
Priority to CN 200910165562 priority Critical patent/CN101989592B/zh
Publication of CN101989592A publication Critical patent/CN101989592A/zh
Application granted granted Critical
Publication of CN101989592B publication Critical patent/CN101989592B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明公开了一种封装基板与其制法及基材，该封装基板的制法，以两层金属层相叠合，再以介电层包覆该两层金属层，接着，在该介电层两侧分别形成增层线路结构，最后，沿着该两层金属层的介面分离两侧的增层线路结构而形成两个封装基板。本发明初期利用该介电层的粘着特性以使中间的两层金属层不会在形成增层线路结构的过程中分离，最后切除该两层金属层的周围的介电层部分以使两层金属层顺利分离，从而简化制造工艺，且中间的两层金属层可经图案化制造工艺而成为线路层、金属凸块或支撑结构而不浪费。

Description

封装基板与其制法及基材
技术领域
本发明涉及一种封装基板与其制法及基材，尤指一种低成本的封装基板与其制法及基材。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐向多功能、高性能的趋势发展。为了满足半导体封装件高整合度(integration)及微型化(miniaturization)的封装需求，以供更多主、被动元件及线路载接，半导体封装基板逐渐由双层电路板演变成多层电路板(multi-layer board)，从而在有限的空间下运用层间连接技术(interlayer connection)以扩大半导体封装基板上可供利用的线路布局面积，并能配合高线路密度的集成电路(integrated circuit)的使用需求，且降低封装基板的厚度，而能达到封装件轻薄短小及提高电性功能的目的。
现有技术中，多层电路板是由一核心板及对称形成在其两侧的线路增层结构所构成，因使用核心板将导致导线长度及整体结构厚度增加，难以满足电子产品功能不断提升而体积却不断缩小的需求，遂发展出无核心层(coreless)结构的电路板，而能缩短导线长度及降低整体结构厚度以符合高频化、微小化的趋势。
请参阅图1A至图1F，为现有的封装基板及其制法的剖视示意图。
如图1A所示，首先，提供一承载板10，该承载板10的两表面上依序各设有薄膜金属层11、离型层12、与承载金属层13。
如图1B所示，在该承载金属层13上形成第一介电层14。
如图1C所示，该第一介电层14以曝光显影(photolithography)或激光烧融(laser ablation)工艺以形成多个盲孔140，然后以蚀刻在这些盲孔140所外露出的部分承载金属层13的表面形成多个凹陷(concave)130。
如图1D所示，在各该凹陷130及对应的盲孔140中依序形成焊料凸块141a与第一导电盲孔141b，并在该第一介电层14上形成电性连接第一导电盲孔141b的第一线路层142；接着，在该第一介电层14上形成增层结构15，该增层结构15包括至少一第二介电层151、设在该第二介电层151上的第二线路层152、及多个设在该第二介电层151中并电性连接该第一线路层142与第二线路层152的第二导电盲孔153，且该增层结构15最外层的第二线路层152还具有多个电性接触垫154，又在该增层结构15最外层上形成绝缘保护层16，且该绝缘保护层16形成有多个对应外露出各该电性接触垫154的绝缘保护层开孔160。
如图1E所示，通过该离型层12以与该承载金属层13分离，以令后续制成的封装基板脱离该承载板10。
如图1F所示，移除该承载金属层13，以形成多个突出于该第一介电层14表面的焊料凸块141a，以供后续接置半导体芯片(图式中未表示)。
由上可知，现有的封装基板的制法是在承载板10的两侧上各别形成两表面皆设有金属层的离型层12，接着，在所述结构两侧的金属层上分别形成增层结构15，最后，沿着该离型层12与承载金属层13的介面分离两侧的增层线路结构而形成两个封装基板。
但是，现有的制法需额外形成承载板10及薄膜金属层11以暂时支撑两侧的结构，因而导致制造工艺更为繁杂，且最终必须将丢弃中间层的临时载体(包括承载板10、两层薄膜金属层11与两层离型层12)，终将造成许多材料浪费且增加生产成本。
因此，鉴于所述的问题，如何避免现有技术的封装基板的制法需丢弃中间的临时载体且该临时载体上需额外形成离型层或粘着层所造成的浪费与制造工艺繁复等问题，实已成为目前急欲解决的问题。
发明内容
鉴于所述现有技术的缺陷，本发明的目的是提供一种封装基板与其制法及基材，能避免现有技术的制法需丢弃中间的临时载体且该临时载体上需额外形成离型层或粘着层所造成的浪费与制造工艺繁复等问题。
为达到所述及其他目的，本发明提供一种封装基板，包括：第一辅助介电层，其一表面设有内层线路层，且该第一辅助介电层中设有多个电性连接内层线路层的内层导电盲孔；多个金属凸块，设在该第一辅助介电层的另一表面上，并连接各该内层导电盲孔，且该内层导电盲孔电性连接内层线路层的一端的孔径大于该内层导电盲孔电性连接该金属凸块的一端的孔径；增层结构，设在该第一辅助介电层与内层线路层上，该增层结构包括至少一第一介电层、设在该第一介电层上的第一线路层、及多个设在该第一介电层中并电性连接该第一线路层与内层线路层的第一导电盲孔，且该增层结构最外层的第一线路层还具有多个第一电性接触垫；以及第一绝缘保护层，设在该增层结构上，且该第一绝缘保护层设有多个对应外露出各该第一电性接触垫的第一绝缘保护层开孔。
所述的封装基板中，所述金属凸块为凸块焊垫，以供覆晶封装电性连接使用；或者，所述金属凸块为散热片及设在其周围的多个打线焊垫，而该打线焊垫是供打线封装电性连接使用，更佳地，还可包括金属支撑架。
本发明还提供一种基材，包括：两第一金属层，相对叠合，并分别具有相对的第一表面及第二表面，且各该第一金属层是以该第一表面相结合；两第一辅助介电层，分别设在该第一金属层的第二表面上，并包覆该两第一金属层；以及两第二金属层，分别设在该第一辅助介电层外露表面上。
所述的基材中，该第一金属层的第一表面可为光滑面，且该第二表面可为粗糙面。
本发明还提供一种基材，包括：两第一金属层，相对叠合，该第一金属层具有相对的第一表面及第二表面，且各该第一金属层是以该第一表面相结合；两第一辅助介电层，分别设在该第一金属层的第二表面上，并包覆该两第一金属层；两核心层，分别设在该第一辅助介电层外露表面上；两第二辅助介电层，分别设在该核心层的外露表面上；以及两第二金属层，分别设在该第二辅助介电层的外露表面上。
所述的基材中，该第一金属层的第一表面可为光滑面，且该第二表面可为粗糙面。
本发明还提供一种封装基板的制法，包括：提供一基材，是由两个分别具有相对的第一表面及第二表面并以第一表面相对叠合的第一金属层、两个分别设在该第一金属层的第二表面上的第一辅助介电层、与两个分别设在该第一辅助介电层外露表面上的第二金属层所组成的叠合体，且该两第一辅助介电层并包覆该两第一金属层；该第二金属层进行图案化制造工艺以形成内层线路层；以及在该第一辅助介电层及内层线路层上形成增层结构以形成整体结构，该增层结构包括至少一第一介电层、形成在该第一介电层上的第一线路层、及多个形成在该第一介电层中并电性连接该第一线路层与内层线路层的第一导电盲孔。
所述的制法中，该基材的制法可包括提供该两个分别具有相对的第一表面及第二表面并以第一表面相对叠合的第一金属层；在该第一金属层的第二表面上叠置该第一辅助介电层；以及在该第一辅助介电层外露表面上叠置该第二金属层，并压合所属第一金属层、第一辅助介电层、及第二金属层，以令该两个第一辅助介电层结合为一体并包覆该两个第一金属层。
所述的制法还可包括裁切该整体结构的边缘，并令裁切边通过该第一金属层，而分离各该第一金属层，从而以形成两初始基板。依所述制法，该增层结构最外层的第一线路层还具有多个第一电性接触垫，又在该增层结构上形成第一绝缘保护层，且该第一绝缘保护层形成有多个对应外露出各该第一电性接触垫的第一绝缘保护层开孔；所述制法还可包括该第一金属层进行图案化制造工艺以形成第二线路层，且在该第一辅助介电层中形成多个电性连接该内层线路层与第二线路层的第二导电盲孔，该第二线路层还具有多个第二电性接触垫，又在该第一辅助介电层上形成第二绝缘保护层，且该第二绝缘保护层形成有多个对应外露出各该第二电性接触垫的第二绝缘保护层开孔。
所述的制法中，在另一实施例中，该增层结构最外层的第一线路层还具有多个第一电性接触垫，且还包括在该增层结构上形成第一绝缘保护层，且该第一绝缘保护层形成有多个对应外露出各该第一电性接触垫的第一绝缘保护层开孔；裁切该整体结构的边缘，且裁切边通过该第一金属层；以及分离各该第一金属层，以制成两初始基板。所述制法还可包括移除该第一金属层，以外露出该第一辅助介电层，并在该第一辅助介电层中形成多个外露出部分内层线路层的开孔。
本发明还提供另一种封装基板的制法，包括：提供一基材，是由两个分别具有相对的第一表面及第二表面并以第一表面相对叠合的第一金属层、两分别设在该第一金属层的第二表面上的第一辅助介电层、与两分别设在该第一辅助介电层外露表面上第二金属层所组成的叠合体，且该两第一辅助介电层包覆该两第一金属层；该第二金属层进行图案化制造工艺以形成内层线路层，且在该第一辅助介电层中形成多个电性连接该内层线路层与第一金属层的内层导电盲孔；在该第一辅助介电层及内层线路层上形成增层结构，该增层结构包括至少一第一介电层、形成在该第一介电层上的第一线路层、及多个形成在该第一介电层中并电性连接该第一线路层与内层线路层的第一导电盲孔，又该增层结构最外层的第一线路层还具有多个第一电性接触垫；在该增层结构上形成第一绝缘保护层以形成整体结构，且该第一绝缘保护层形成有多个对应外露出各该第一电性接触垫的第一绝缘保护层开孔；裁切该整体结构的边缘，且裁切边通过该第一金属层；以及分离各该第一金属层，以形成两初始基板。
所述的制法中，该基材的制法可包括提供两个分别具有相对的第一表面及第二表面并以第一表面相对叠合的第一金属层；在该第一金属层的第二表面上叠置该第一辅助介电层；以及在该第一辅助介电层外露表面上叠置该第二金属层，并压合所述第一金属层、第一辅助介电层、及第二金属层，以令该两个第一辅助介电层结合为一体并包覆该两个第一金属层。
所述的制法还可包括移除部分第一金属层，以形成多个连接各该内层导电盲孔的金属凸块及/或金属支撑架。
本发明又提供一种封装基板的制法，包括提供一基材，是由两分别具有相对的第一表面及第二表面并以第一表面相对叠合的第一金属层、两分别设在该第一金属层的第二表面上的第一辅助介电层、两分别设在该第一辅助介电层外露表面上的核心层、两分别设在该核心层外露表面上的第二辅助介电层、与两分别设在该第二辅助介电层外露表面上的第二金属层所组成的叠合体，且该两第一辅助介电层包覆该两第一金属层，该核心层的两表面分别具有多个第一电性连接垫与第二电性连接垫，且第二电性连接垫位在该第一辅助介电层上；该第二金属层进行图案化制造工艺以形成内层线路层，且在该第二辅助介电层中形成多个电性连接该内层线路层与第一电性连接垫的内层导电盲孔；在该第二辅助介电层与内层线路层上形成增层结构以形成整体结构，该增层结构包括至少一第一介电层、形成在该第一介电层上的第一线路层、及多个形成在该第一介电层中并电性连接该第一线路层与内层线路层的第一导电盲孔；裁切该整体结构的边缘，且裁切边通过该第一金属层；以及分离各该第一金属层，以形成两初始基板。
所述的制法中，该基材的制法可包括提供两分别具有相对的第一表面及第二表面并以第一表面相对叠合的第一金属层、两分别设在该第一金属层的第二表面上的第一辅助介电层、两分别设在该第一辅助介电层外露表面上的核心层、两分别设在该核心层外露表面上的第二辅助介电层、与两分别设在该第二辅助介电层外露表面上的第二金属层；压合所述第一金属层、第一辅助介电层、核心层、第二辅助介电层及第二金属层，以令该两第一辅助介电层结合为一体并包覆该两第一金属层，且该第二电性连接垫嵌入该第一辅助介电层表面。
所述的制法中，该增层结构最外层的第一线路层还可具有多个第一电性接触垫，又在该增层结构上形成第一绝缘保护层，且该第一绝缘保护层形成有多个对应外露出各该第一电性接触垫的第一绝缘保护层开孔。
所述的制法还可包括该第一金属层进行图案化制造工艺以形成第二线路层，且在该第一辅助介电层中形成多个电性连接该第二电性连接垫与第二线路层的第二导电盲孔，该第二线路层还具有多个第二电性接触垫，又在该第一辅助介电层上形成有第二绝缘保护层，且该第二绝缘保护层形成有多个对应外露出各该第二电性接触垫的第二绝缘保护层开孔。
所述的三种制法，该第一金属层的第一表面可为光滑面，且该第二表面可为粗糙面。
由上可知，本发明的封装基板是以两层金属层相叠合，再以辅助介电层包覆该两层金属层，接着，在该辅助介电层的两侧分别形成增层线路结构，最后，沿着该两层金属层的介面分离两侧的增层线路结构而形成两个封装基板。本发明初期利用该介电层的粘着特性以使中间的两层金属层不会在形成增层线路结构的过程中分离，最后切除该两层金属层的周围的辅助介电层部分以使两层金属层顺利分离，从而能简化制造工艺，且中间的两层金属层可经图案化制造工艺而成为线路层、金属凸块或支撑结构，进而避免如现有技术般需丢弃中间的临时载体且该临时载体上需额外形成离型层或粘着层所造成的浪费与制造工艺繁复等问题，所以本发明可避免浪费、减少生产流程与成本。
另外，本发明所提供的封装基板，其是以金属凸块突出于该封装基板的置晶侧表面上，以取代现有技术中外露于防焊层开孔中的电性接触垫，不仅省略防焊层的相关制造工艺，也避免在防焊层开孔中的电性接触垫上形成焊料凸块，因此得以进一步节省成本并提高良率。
附图说明
图1A至图1F为现有的封装基板及其制法的剖视示意图；
图2A至图2F为本发明的封装基板及其制法的第一实施例的剖视示意图；
图3A至图3D为本发明的封装基板及其制法的第二实施例的剖视示意图；
图4A至图4F为本发明的封装基板及其制法的第三实施例的剖视示意图，其中，图4E’及图4F’为图4E及图4F的另一实施形态；
图5A至图5G为本发明的封装基板及其制法的第四实施例的剖视示意图。
主要元件符号说明：
10  承载板
11  薄膜金属层
12  离型层
13  承载金属层
130 凹陷
14，231a，231b  第一介电层
140  盲孔
141a，32  焊料凸块
141b，233a，233b  第一导电盲孔
142，232a，232b  第一线路层
15，23a，23b  增层结构
151  第二介电层
152，261a  第二线路层
153，262a  第二导电盲孔
154  电性接触垫
16  绝缘保护层
160  绝缘保护层开孔
20a，20b  第一金属层
200b  金属凸块
200b’散热片
201a，201b  第一表面
202a，202b  第二表面
203b  金属支撑架
21a，21b  第一辅助介电层
210a  开孔
22a，22b  第二金属层
221a，221b，301a，301b  内层线路层
2210 第三电性接触垫
234a，234b  第一电性接触垫
24  裁切边
25a，25b  第一绝缘保护层
250a，250b  第一绝缘保护层开孔
263a 第二电性接触垫
27a  第二绝缘保护层
270a  第二绝缘保护层开孔
28a，28b  核心层
281a，281b  第一电性连接垫
282a，282b  第二电性连接垫
283a，283b  导电通孔
29a，29b  第二辅助介电层
302a，302b  内层导电盲孔
31  半导体芯片
31a  作用面
31b  非作用面
311  电极垫
33  焊料球
34  底充材料
35  表面处理层
36  焊线
37  模制化合物
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
要注意的是，在本发明的所有实施例中，各线路层的制法繁多，但是其具体实施方式是现有技术，所以在此不加以赘述。
第一实施例
请参阅图2A至图2F，为本发明的封装基板及其制法的第一实施例的剖视示意图。
如图2A所示，首先，提供两个分别具有相对的第一表面201a，201b及第二表面202a，202b并以第一表面201a，201b相对叠合的第一金属层20a，20b、两个分别设在该第一金属层20a，20b的第二表面202a，202b上的第一辅助介电层21a，21b、与两个分别设在该第一辅助介电层21a，21b外露表面上的第二金属层22a，22b，且该第二金属层22a，22b的厚度可具有比该第一金属层20a，20b厚，以提供足够的刚性。
在本实施例中，该第一表面201a，201b可为光滑面，且该第二表面202a，202b可为粗糙面。
如图2B所示，压合这些第一金属层20a，20b、第一辅助介电层21a，21b及第二金属层22a，22b，以将两个第一辅助介电层21a，21b结合为一体并包覆位在最内部的两个第一金属层20a，20b，而形成一基材，且该两个第一金属层20a，20b是以其第一表面201a，201b相接触。
如图2C所示，该第二金属层22a，22b进行图案化以形成内层线路层221a，221b，并在该第一辅助介电层21a，21b及内层线路层221a，221b上形成增层结构23a，23b，该增层结构23a，23b包括至少一第一介电层231a，231b、形成在该第一介电层231a，231b上的第一线路层232a，232b、及多个形成在该第一介电层231a，231b中并电性连接该内层线路层221a，221b与第一线路层232a，232b的第一导电盲孔233a，233b。
如图2D所示，沿所述的整体结构的边缘进行裁切，且裁切边24通过该第一金属层20a，20b。
如图2E所示，由于该两个第一金属层20a，20b是以两个第一辅助介电层21a，21b包覆结合，当以该裁切边24切除后，从而能将该两个第一金属层20a，20b相互分离，以制成两个初始基板。后续制造工艺是以初始基板作说明，特此述明。
如图2F所示，该增层结构23a最外层的第一线路层232a还具有多个第一电性接触垫234a，又在该增层结构23a最外层上形成例如为防焊层的第一绝缘保护层25a，且该第一绝缘保护层25a形成有多个对应外露出各该第一电性接触垫234a的第一绝缘保护层开孔250a；再者，该第一金属层20a进行图案化制造工艺，以在该第一辅助介电层21a上形成第二线路层261a，且在该第一辅助介电层21a中形成多个电性连接该内层线路层221a与第二线路层261a的第二导电盲孔262a，该第二线路层261a还具有多个第二电性接触垫263a，又在该第一辅助介电层21a及第二线路层261a上形成有例如为防焊层的第二绝缘保护层27a，且该第二绝缘保护层27a形成有多个对应外露出各该第二电性接触垫263a的第二绝缘保护层开孔270a。
并可在该第一电性接触垫234a与第二电性接触垫263a上形成表面处理层35，且形成该表面处理层35的材料例如为有机保焊剂(OSP)、化镍化钯浸金(ENEPIG)、或浸锡(IT)，以完成本发明所制成的封装基板；其中，各该第一电性接触垫234a可供接置一半导体芯片(图式中未表示)，而各该第二电性接触垫263a可供接置一印刷电路板(图式中未表示)。
本发明的实施例还提供一种用于制作无核心层的封装基板的基材；如图2B所示，是由两个分别具有相对的第一表面201a，201b及第二表面202a，202b并以第一表面201a，201b相对叠合的第一金属层20a，20b、两个分别设在该第一金属层20a，20b的第二表面202a，202b上的第一辅助介电层21a，21b、与两个分别设在该第一辅助介电层21a，21b外露表面上的第二金属层22a，22b所组成的叠合体，而该两个第一辅助介电层21a，21b结合为一体并包覆该两个第一金属层20a，20b。
在所述基材中，该第一表面201a，201b可为光滑面，且该第二表面202a，202b可为粗糙面。
第二实施例
请参阅图3A至图3D，为本发明的封装基板及其制法的第二实施例的剖视示意图。
如图3A所示，延续自图2C的制法，在该增层结构23a，23b最外层的第一线路层232a，232b还具有多个第一电性接触垫234a，234b；再在该增层结构23a，23b最外层上形成例如为防焊层的第一绝缘保护层25a，25b，且该第一绝缘保护层25a，25b分别形成有多个对应外露出各该第一电性接触垫234a，234b的第一绝缘保护层开孔250a，250b。
如图3B所示，沿所述的整体结构的边缘裁切，且裁切边24通过该第一金属层20a，20b。
如图3C所示，如所述由于该两个第一金属层20a，20b是以两个第一辅助介电层21a，21b包覆结合，当以该裁切边24切除后，从而能将该两个第一金属层20a，20b相互分离，以制成两个初始基板。后续制造工艺是以其中之一初始基板作说明，特此述明。
如图3D所示，移除该第一金属层20a，以露出该第一辅助介电层21a，并在该第一辅助介电层21a中形成多个外露出部分内层线路层221a的开孔210a，以令外露出的内层线路层221a作为第三电性接触垫2210，并在该第一电性接触垫234a与第三电性接触垫2210上形成表面处理层35，以完成本发明所制成的封装基板；其中，各该第一电性接触垫234a可供接置一半导体芯片(图式中未表示)，而各该第三电性接触垫2210可供接置一印刷电路板(图式中未表示)。
第三实施例
请参阅图4A至图4F，为本发明的封装基板及其制法的第三实施例的剖视示意图，其中，该图4E’及图4F’为本实施例的另一实施形态。
如图4A所示，延续自图2B的制法，该第二金属层22a，22b进行图案化制造工艺以形成内层线路层301a，301b，且在该第一辅助介电层21a，21b中形成多个电性连接该内层线路层301a，301b与第一金属层20a，20b的内层导电盲孔302a，302b，并在该第一辅助介电层21a，21b及内层线路层301a，301b上形成增层结构23a，23b，该增层结构23a，23b包括至少一第一介电层231a，231b、形成在该第一介电层231a，231b上的第一线路层232a，232b、及多个形成在该第一介电层231a，231b中并电性连接该内层线路层301a，301b与第一线路层232a，232b的第一导电盲孔233a，233b。
如图4B所示，该增层结构23a，23b最外层的第一线路层232a，232b还具有多个第一电性接触垫234a，234b；再在该增层结构23a，23b最外层上形成例如为防焊层的第一绝缘保护层25a，25b，且该第一绝缘保护层25a，25b分别形成有多个对应外露出各该第一电性接触垫234a，234b的第一绝缘保护层开孔250a，250b。
如图4C所示，沿所述的整体结构的边缘裁切，且裁切边24通过该第一金属层20a，20b。
如图4D所示，如所述由于该两个第一金属层20a，20b是以两个第一辅助介电层21a，21b包覆结合，当以该裁切边24切除后，从而能将该两个第一金属层20a，20b相互分离，以制成两个初始基板。后续制造工艺是以其中之一初始基板作说明，特此述明。
如图4E所示，图案化移除部分第一金属层20b，以在该初始基板外围形成金属支撑架203b，且在这些内层导电盲孔302b上对应形成电性连接金属凸块200b，并在该金属支撑架203b、所述金属凸块200b与第一电性接触垫234b上形成表面处理层35，至此即完成本发明所制成的封装基板。
如图4F所示，在该封装基板上接置一半导体芯片31，该半导体芯片31的作用面具有多个电极垫311，而这些电极垫311是通过焊料凸块32以电性连接至各该金属凸块200b；再在该半导体芯片31与封装基板之间形成底充材料34，并在各该第一电性接触垫234a上的表面处理层35上形成焊料球33。
另请参阅图4E’及图4F’，为本实施例的另一实施形态，其中，所述金属凸块200b是供打线封装用的打线焊垫，且当图案化移除部分第一金属层20b时，还形成连接各该内层导电盲孔302b的一大面积的散热片200b’，而各该打线焊垫位在该散热片200b’周围，该散热片200b’是供接置半导体芯片31的非作用面31b，如图4F’所示，该散热片200b’可用来将半导体芯片31的热量迅速地传导至外界，以避免该半导体芯片31的温度过高，且该半导体芯片31的作用面31a具有多个电极垫311，这些电极垫311是通过焊线36以电性连接至各该作为打线焊垫的金属凸块200b；再在该半导体芯片31与封装基板上形成有包覆该半导体芯片31、焊线36及金属凸块200b的模制化合物37；并在各该第一电性接触垫234a上的表面处理层35上形成焊料球33。
本发明的实施例还提供一种封装基板，如图4E及图4E’所示，包括：第一辅助介电层21b，其一表面设有内层线路层301b，且该第一辅助介电层21b中设有多个电性连接该内层线路层301b的内层导电盲孔302b；金属凸块200b，设在该第一辅助介电层21b的另一表面上，且连接各该内层导电盲孔302b；增层结构23，设在该第一辅助介电层21b与内层线路层301b上，该增层结构23b包括至少一第一介电层231b、设在该第一介电层231b上的第一线路层232b、及多个设在该第一介电层231b中并电性连接该内层线路层301b与第一线路层232b的第一导电盲孔233b，且该增层结构23b最外层的第一线路层232b还具有多个第一电性接触垫234b；以及例如为防焊层的第一绝缘保护层25b，设在该增层结构23b最外层上，且该第一绝缘保护层25b设有多个对应外露出各该第一电性接触垫234b的第一绝缘保护层开孔250b；其中，该内层导电盲孔302b电性连接该内层线路层301b的一端的孔径大于该内层导电盲孔302b电性连接该金属凸块200b的另一端的孔径。
如上所述的封装基板，所述金属凸块200b是供覆晶封装用的凸块焊垫，如图4E所示；或者，所述金属凸块200b是供打线封装之用，其包括一大面积的散热片200b’、及位在该散热片200b’周围的多个打线焊垫，如图4E’所示。
在所述封装基板中，还可包括设在该第一辅助介电层21b上的金属支撑架203b。
如图4F所示，其延续自图4E，为本发明所应用的封装结构，即在所述封装基板上接置一半导体芯片31，该半导体芯片31的作用面具有多个电极垫311，这些电极垫311是通过焊料凸块32以电性连接至各该金属凸块200b；再在该半导体芯片31与封装基板之间形成底充材料34，并在各该第一电性接触垫234b上的表面处理层35上形成焊料球33。
也可如图4F’所示，其延续自图4E’，为本发明所应用的另一种封装结构，即在该散热片200b’上接置一具有作用面31a与非作用面31b的半导体芯片31，且以该非作用面31b接置在该散热片200b’上，而该半导体芯片31的作用面31a具有多个电极垫311，这些电极垫311是通过焊线36以电性连接至各该作为打线焊垫的金属凸块200b，在该半导体芯片31与封装基板上形成有包覆该半导体芯片31、焊线36及金属凸块200b的模制化合物(molding compound)37；并在各该第一电性接触垫234b上的表面处理层35上形成焊料球33。
第四实施例
请参阅图5A至图5G，为本发明的封装基板及其制法的第四实施例的剖视示意图。
如图5A所示，提供两个分别具有相对的第一表面201a，201b及第二表面202a，202b并以第一表面201a，201b相对叠合的第一金属层20a，20b、两个分别设在该第一金属层20a，20b的第二表面202a，202b上的第一辅助介电层21a，21b、两个分别设在该第一辅助介电层21a，21b外露表面上的核心层28a，28b、两个分别设在该核心层28a，28b外露表面上的第二辅助介电层29a，29b、与两个分别设在该第二辅助介电层29a，29b外露表面上的第二金属层22a，22b，该核心层28a，28b的相对两表面分别具有多个第一电性连接垫281a，281b与第二电性连接垫282a，282b，且该核心层28a，28b具有电性连接第一电性连接垫281a，281b与第二电性连接垫282a，282b的导电通孔283a，283b。
在本实施例中，该第一表面201a，201b可为光滑面，且该第二表面202a，202b可为粗糙面。
如图5B所示，压合这些第一金属层20a，20b、第一辅助介电层21a，21b、核心层28a，28b、第二辅助介电层29a，29b及第二金属层22a，22b，以将两个第一辅助介电层21a，21b结合为一体并包覆最内部的两个第一金属层20a，20b，且该两个第一金属层20a，20b是以该第一表面201a，201b相接触，又该第一电性连接垫281a，281b并嵌入该第二辅助介电层29a，29b，而该第二电性连接垫282a，282b则嵌入该第一辅助介电层21a，21b，而形成一基材。
如图5C所示，该第二金属层22a，22b进行图案化制造工艺以形成内层线路层301a，301b，且在该第二辅助介电层29a，29b中形成多个电性连接该内层线路层301a，301b与第一电性连接垫281a，281b的内层导电盲孔302a，302b。
如图5D所示，在该第二辅助介电层29a，29b及内层线路层301a，301b上形成增层结构23a，23b，该增层结构23a，23b包括至少一第一介电层231a，231b、形成在该第一介电层231a，231b上的第一线路层232a，232b、及多个形成在该第一介电层231a，231b中并电性连接该内层线路层301a，301b与第一线路层232a，232b的第一导电盲孔233a，233b。
如图5E所示，沿所述的整体结构的边缘裁切，且裁切边24通过该第一金属层20a，20b。
如图5F所示，如所述由于该两个第一金属层20a，20b是以两个第一辅助介电层21a，21b包覆结合，当以该裁切边24切除后，从而能将该两个第一金属层20a，20b相互分离，以制成两个初始基板。后续制造工艺是以其中之一初始基板作说明，特此述明。
如图5G所示，该增层结构23a最外层的第一线路层232a还具有多个第一电性接触垫234a，又在该增层结构23a最外层上形成有例如为防焊层的第一绝缘保护层25a，且该第一绝缘保护层25a形成有多个对应外露出各该第一电性接触垫234a的第一绝缘保护层开孔250a。
所述的第一金属层20a再经图案化制造工艺，以在该第一辅助介电层21a上形成第二线路层261a，且在该第一辅助介电层21a中形成多个电性连接该第二电性连接垫282a与第二线路层261a的第二导电盲孔262a，该第二线路层261a还具有多个第二电性接触垫263a，又在该第一辅助介电层21a上形成有例如为防焊层的第二绝缘保护层27a，且该第二绝缘保护层27a形成有多个对应外露出各该第二电性接触垫263a的第二绝缘保护层开孔270a。
再者，可在该第一电性接触垫234a与第二电性接触垫263a上形成表面处理层35，以完成本发明所制成的封装基板；其中，该第一电性接触垫234a可供接置一半导体芯片(图式中未表示)，而该第二电性接触垫263a可供接置一印刷电路板(图式中未表示)。
本发明的实施例又提供一种用于制作薄核心层的封装基板的基材，如图5B所示，是由分别具有相对的第一表面201a，201b及第二表面202a，202b并以第一表面201a，201b相对叠合的第一金属层20a，20b、两个分别设在该第一金属层20a，20b的第二表面202a，202b上的第一辅助介电层21a，21b、两个分别设在该第一辅助介电层21a，21b外露表面上的核心层28a，28b、两个分别设在该核心层28a，28b外露表面上的第二辅助介电层29a，29b、及两个分别设在该第二辅助介电层29a，29b外露表面上的第二金属层22a，22b所组成的叠合体，又该两个第一金属层20a，20b均具有相对的第一表面201a，201b及第二表面202a，202b，且该两个第一金属层20a，20b是以该第一表面201a，201b相接触，该两个第一辅助介电层21a，21b结合为一体并包覆该两个第一金属层20a，20b，而该第一辅助介电层21a，21b的表面上依序压合该核心层28a，28b、第二辅助介电层29a，29b及第二金属层22a，22b。
在所述基材中，该第一表面201a，201b可为光滑面，且该第二表面202a，202b可为粗糙面。
在本实施例中，是应用在具有薄核心层的封装基板上，该薄核心层的厚度例如为0.2mm以下，因该薄核心层的厚度过薄、太软，很容易因制造工艺中药液、风刀的喷压或重力而使进板产生翘曲，导致整体板子在输送过程中易遭破坏或发生卡板，进而造成产线停摆等问题，所以通过本发明的技术，从而能制成刚性更强的具有薄核心层的封装基板。
综上所述，本发明的封装基板是以两层金属层相叠合，再以介电层包覆该两层金属层，接着，在该辅助介电层的两侧分别形成增层线路结构，最后，沿着该两层金属层的介面分离两侧的增层线路结构而形成两个封装基板。本发明初期利用该辅助介电层包覆中间的两层金属层，而不会在形成增层线路结构的过程中分离，最后切除该包含两层金属层的周围的辅助介电层部分，从而能顺利分离两层金属层以简化制造工艺，且位在中间的两层金属层可经图案化制造工艺而成为线路层、金属凸块或支撑结构，进而避免如现有技术般需丢弃中间的临时载体且该临时载体上需额外形成离型层或粘着层所造成的浪费与制造工艺繁复等问题，所以本发明可避免浪费、减少生产流程与成本。
另外，本发明第三实施例所提供的封装基板，其是以金属凸块突出于该封装基板的置晶侧表面上，以取代现有技术中外露于防焊层开孔中的电性接触垫，不仅省略防焊层的相关制造工艺，也避免在防焊层开孔中的电性接触垫上形成焊料凸块，因此得以进一步节省成本并提高良率。
所述实施例用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对所述实施例进行修改。因此本发明的权利保护范围，应以权利要求书的范围为依据。

Claims (9)

1.一种封装基板，其特征在于，包括：
第一辅助介电层，其一表面设有内层线路层，且该第一辅助介电层中设有多个电性连接内层线路层的内层导电盲孔；
多个金属凸块，设在该第一辅助介电层的另一表面上，并连接各该内层导电盲孔，且该内层导电盲孔电性连接内层线路层的一端的孔径大于该内层导电盲孔电性连接该金属凸块的一端的孔径；
增层结构，设在该第一辅助介电层与内层线路层上，该增层结构包括至少一第一介电层、设在该第一介电层上的第一线路层、及多个设在该第一介电层中并电性连接该第一线路层与内层线路层的第一导电盲孔，且该增层结构最外层的第一线路层还具有多个第一电性接触垫；以及
第一绝缘保护层，设在该增层结构上，且该第一绝缘保护层设有多个对应外露出各该第一电性接触垫的第一绝缘保护层开孔。
2.根据权利要求1所述的封装基板，其特征在于：所述金属凸块为凸块焊垫，以供覆晶封装电性连接使用。
3.根据权利要求1所述的封装基板，其特征在于：所述金属凸块为散热片及设在其周围的多个打线焊垫，而该打线焊垫是供打线封装电性连接使用。
4.根据权利要求1所述的封装基板，其特征在于：还包括设在该第一辅助介电层上的金属支撑架。
5.一种封装基板的制法，其特征在于，包括：
提供一基材，是由两个分别具有相对的第一表面及第二表面并以第一表面相对叠合的第一金属层、两分别设在该第一金属层的第二表面上的第一辅助介电层、与两分别设在该第一辅助介电层外露表面上第二金属层所组成的叠合体，且该两第一辅助介电层包覆该两第一金属层；
该第二金属层进行图案化制造工艺以形成内层线路层，且在该第一辅助介电层中形成多个电性连接该内层线路层与第一金属层的内层导电盲孔；
在该第一辅助介电层及内层线路层上形成增层结构，该增层结构包括至少一第一介电层、形成在该第一介电层上的第一线路层、及多个形成在该第一介电层中并电性连接该第一线路层与内层线路层的第一导电盲孔，又该增层结构最外层的第一线路层还具有多个第一电性接触垫；
在该增层结构上形成第一绝缘保护层以形成整体结构，且该第一绝缘保护层形成有多个对应外露出各该第一电性接触垫的第一绝缘保护层开孔；
裁切该整体结构的边缘，且裁切边通过该第一金属层；以及
分离各该第一金属层，以形成两初始基板。
6.根据权利要求5所述的封装基板的制法，其特征在于：该第一金属层的第一表面为光滑面，且该第二表面为粗糙面。
7.根据权利要求5所述的封装基板的制法，其特征在于，该基材的制法包括：
提供两个分别具有相对的第一表面及第二表面并以第一表面相对叠合的第一金属层；
在该第一金属层的第二表面上叠置该第一辅助介电层；以及
在该第一辅助介电层外露表面上叠置该第二金属层，并压合所述第一金属层、第一辅助介电层、及第二金属层，以令该两个第一辅助介电层结合为一体并包覆该两个第一金属层。
8.根据权利要求5所述的封装基板的制法，其特征在于：还包括移除部分第一金属层，以形成多个连接各该内层导电盲孔的金属凸块。
9.根据权利要求8所述的封装基板的制法，其特征在于：移除部分第一金属层，还在该第一辅助介电层上形成金属支撑架。
CN 200910165562 2009-07-30 2009-07-30 封装基板与其制法 Active CN101989592B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200910165562 CN101989592B (zh) 2009-07-30 2009-07-30 封装基板与其制法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200910165562 CN101989592B (zh) 2009-07-30 2009-07-30 封装基板与其制法

Publications (2)

Publication Number Publication Date
CN101989592A true CN101989592A (zh) 2011-03-23
CN101989592B CN101989592B (zh) 2012-07-18

Family

ID=43746048

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200910165562 Active CN101989592B (zh) 2009-07-30 2009-07-30 封装基板与其制法

Country Status (1)

Country Link
CN (1) CN101989592B (zh)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094223A (zh) * 2011-11-07 2013-05-08 矽品精密工业股份有限公司 封装基板及其制法
CN103187314A (zh) * 2011-12-30 2013-07-03 旭德科技股份有限公司 封装载板及其制作方法
CN103650650A (zh) * 2011-05-03 2014-03-19 Lg伊诺特有限公司 印刷电路板及其制造方法
CN103857202A (zh) * 2012-12-07 2014-06-11 北大方正集团有限公司 印刷电路板及其铜柱制作方法
CN104377187A (zh) * 2013-08-16 2015-02-25 宏启胜精密电子(秦皇岛)有限公司 Ic载板、具有该ic载板的半导体器件及制作方法
CN104425286A (zh) * 2013-08-23 2015-03-18 宏启胜精密电子(秦皇岛)有限公司 Ic载板、具有该ic载板的半导体器件及制作方法
CN104576403A (zh) * 2013-10-18 2015-04-29 旭德科技股份有限公司 封装载板及其制作方法
CN105097558A (zh) * 2014-04-21 2015-11-25 富葵精密组件(深圳)有限公司 芯片封装结构、制作方法及芯片封装基板
CN105140206A (zh) * 2014-05-26 2015-12-09 旭德科技股份有限公司 基板结构及其制作方法
CN106252242A (zh) * 2016-09-20 2016-12-21 华进半导体封装先导技术研发中心有限公司 一种封装基板及其制作方法
CN106356355A (zh) * 2015-07-15 2017-01-25 恒劲科技股份有限公司 基板结构及其制作方法
CN107454761A (zh) * 2016-06-01 2017-12-08 健鼎（无锡）电子有限公司 高密度增层多层板的制造方法
CN107818922A (zh) * 2016-09-13 2018-03-20 三星电子株式会社 制造半导体封装的方法
CN111092023A (zh) * 2018-10-23 2020-05-01 碁鼎科技秦皇岛有限公司 封装基板及其制作方法
CN111315131A (zh) * 2018-12-11 2020-06-19 鹏鼎控股(深圳)股份有限公司 电路板及其制作方法
CN118039493A (zh) * 2024-04-12 2024-05-14 芯爱科技(南京)有限公司 封装基板的制法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100704919B1 (ko) * 2005-10-14 2007-04-09 삼성전기주식회사 코어층이 없는 기판 및 그 제조 방법
CN101192542A (zh) * 2006-11-22 2008-06-04 全懋精密科技股份有限公司 电路板结构及其制造方法

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10349519B2 (en) 2011-05-03 2019-07-09 Lg Innotek Co., Ltd. Printed circuit board and method for manufacturing the same
CN103650650A (zh) * 2011-05-03 2014-03-19 Lg伊诺特有限公司 印刷电路板及其制造方法
CN103650650B (zh) * 2011-05-03 2018-03-13 Lg伊诺特有限公司 印刷电路板及其制造方法
CN103094223A (zh) * 2011-11-07 2013-05-08 矽品精密工业股份有限公司 封装基板及其制法
CN103094223B (zh) * 2011-11-07 2015-12-09 矽品精密工业股份有限公司 封装基板及其制法
CN103187314A (zh) * 2011-12-30 2013-07-03 旭德科技股份有限公司 封装载板及其制作方法
CN103187314B (zh) * 2011-12-30 2016-02-17 旭德科技股份有限公司 封装载板及其制作方法
CN103857202A (zh) * 2012-12-07 2014-06-11 北大方正集团有限公司 印刷电路板及其铜柱制作方法
CN104377187A (zh) * 2013-08-16 2015-02-25 宏启胜精密电子(秦皇岛)有限公司 Ic载板、具有该ic载板的半导体器件及制作方法
CN104377187B (zh) * 2013-08-16 2017-06-23 碁鼎科技秦皇岛有限公司 Ic载板、具有该ic载板的半导体器件及制作方法
CN104425286A (zh) * 2013-08-23 2015-03-18 宏启胜精密电子(秦皇岛)有限公司 Ic载板、具有该ic载板的半导体器件及制作方法
CN104576403A (zh) * 2013-10-18 2015-04-29 旭德科技股份有限公司 封装载板及其制作方法
CN105097558A (zh) * 2014-04-21 2015-11-25 富葵精密组件(深圳)有限公司 芯片封装结构、制作方法及芯片封装基板
CN105140206A (zh) * 2014-05-26 2015-12-09 旭德科技股份有限公司 基板结构及其制作方法
CN105140206B (zh) * 2014-05-26 2018-05-25 旭德科技股份有限公司 基板结构及其制作方法
CN106356355A (zh) * 2015-07-15 2017-01-25 恒劲科技股份有限公司 基板结构及其制作方法
CN106356355B (zh) * 2015-07-15 2020-06-26 恒劲科技股份有限公司 基板结构及其制作方法
CN107454761A (zh) * 2016-06-01 2017-12-08 健鼎（无锡）电子有限公司 高密度增层多层板的制造方法
CN107454761B (zh) * 2016-06-01 2020-08-25 健鼎（无锡）电子有限公司 高密度增层多层板的制造方法
KR20180029614A (ko) * 2016-09-13 2018-03-21 삼성전자주식회사 반도체 패키지의 제조 방법
CN107818922A (zh) * 2016-09-13 2018-03-20 三星电子株式会社 制造半导体封装的方法
CN107818922B (zh) * 2016-09-13 2020-11-17 三星电子株式会社 制造半导体封装的方法
KR102600106B1 (ko) * 2016-09-13 2023-11-09 삼성전자주식회사 반도체 패키지의 제조 방법
CN106252242B (zh) * 2016-09-20 2019-01-04 华进半导体封装先导技术研发中心有限公司 一种封装基板及其制作方法
CN106252242A (zh) * 2016-09-20 2016-12-21 华进半导体封装先导技术研发中心有限公司 一种封装基板及其制作方法
CN111092023A (zh) * 2018-10-23 2020-05-01 碁鼎科技秦皇岛有限公司 封装基板及其制作方法
CN111092023B (zh) * 2018-10-23 2021-10-19 碁鼎科技秦皇岛有限公司 封装基板及其制作方法
CN111315131A (zh) * 2018-12-11 2020-06-19 鹏鼎控股(深圳)股份有限公司 电路板及其制作方法
CN118039493A (zh) * 2024-04-12 2024-05-14 芯爱科技(南京)有限公司 封装基板的制法

Also Published As

Publication number Publication date
CN101989592B (zh) 2012-07-18

Similar Documents

Publication Publication Date Title
CN101989592B (zh) 封装基板与其制法
TWI390692B (zh) 封裝基板與其製法暨基材
CN101288351B (zh) 印刷布线基板及印刷布线基板的制造方法
JP5084509B2 (ja) 集積回路チップの外面に露出した端子で相互接続するための相互接続要素およびその製造方法、複数の前記相互接続要素を含む多層相互配線基板およびその製造方法、ならびに多層配線基板の製造方法
CN103579128B (zh) 芯片封装基板、芯片封装结构及其制作方法
JP5010737B2 (ja) プリント配線板
TWI413475B (zh) 電氣結構製程及電氣結構
TWI512926B (zh) 電路板層疊封裝結構及其製作方法
JP2011009686A5 (zh)
CN101789383B (zh) 具有凹穴结构的封装基板的制作方法
CN101859752A (zh) 具有内嵌式芯片及硅导通孔晶粒之堆栈封装结构及其制造方法
TWI448223B (zh) 多層電路板及其製作方法
TW201349957A (zh) 多層電路板及其製作方法
CN101930936A (zh) 半导体封装的制造方法及其基板的制造方法
CN101364586B (zh) 封装基板结构
WO2010007715A1 (ja) 部品内蔵モジュールの製造方法
TWI534951B (zh) 半導體封裝基板，使用其之封裝系統及其製造方法
KR101061801B1 (ko) 칩 내장형 다층 인쇄회로기판 및 그 제조방법
CN101409273B (zh) 封装基板的植球侧表面结构及其制法
KR101701380B1 (ko) 소자 내장형 연성회로기판 및 이의 제조방법
TW201419491A (zh) 層疊封裝結構及其製作方法
JP2008182039A (ja) 多層配線板およびその製造方法
US6981320B2 (en) Circuit board and fabricating process thereof
TW201031300A (en) Method for fabricating a package substrate with a cavity
CN102054709B (zh) 封装基板的制法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: XINXING ELECTRONICS CO., LTD.

Free format text: FORMER OWNER: QUANMAO PRECISION SCIENCE + TECHNOLOGY CO., LTD.

Effective date: 20120504

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20120504

Address after: China Taiwan Taoyuan County

Applicant after: Xinxing Electronics Co., Ltd.

Address before: Hsinchu City, Taiwan, China

Applicant before: Quanmao Precision Science & Technology Co., Ltd.

C14 Grant of patent or utility model
GR01 Patent grant