KR20010107767A - 플립칩형 반도체장치와 그 제조방법 - Google Patents

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가네꼬 히사시
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Abstract

플립칩형 반도체장치에는 표면에 다수의 패드전극이 구비된 반도체 칩이 구비된다. 솔더전극은 각 패드전극에 접합되고 금속포스트는 각 솔더전극에 접합된다. 패드전극이 제공된 측의 반도체칩 표면은 절연수지층으로 피복되고, 패드전극과 솔더전극의 전부 및 금속포스트의 일부는 절연수지층에 매설된다. 금속포스트의 잔존부분은 절연수지층으로부터 돌출하여 돌출부를 형성한다. 다음, 외부솔더전극은 상기 돌출부를 피복하도록 형성된다. 외부솔더전극은 절연수지층 상에서 매트릭스형으로 배열된다. 돌출부의 높이는 외부솔더전극의 단부와 절연수지층 표면까지 거리의 7 내지 50%이다.

Description

플립칩형 반도체장치와 그 제조방법{Flip chip type semiconductor device and method of manufacturing the same}
본 발명은 플립칩형 반도체장치 및 그의 제조방법에 관한 것이다. 보다 상세하게는, 본 발명은 반도체칩의 회수가 가능하여 장착(mounting)의 신뢰성이 우수한 반도체장치 및 그의 제조방법에 관한 것이다.
플립칩형 반도체장치에 있어서, 반도체 칩의 주변부에 형성된 외부단자 또는 활성영역 상에 소정의 영역 어레이(area allay)로 형성된 외부단자 상에 솔더(solder), Au, Sn-Ag계 합금 등의 금속재료로 돌기 모양의 범프(bump)가 형성된다. 그러한 플립칩형 반도체장치는, 플립칩형 반도체장치의 범프와 동일한 패턴으로 전극패드가 배열된 다층배선기판 위에 최종 유저(user)에 의하여 장착된다.다층배선기판 상에 플립칩형 반도체장치를 장착하기 위하여 범프 재료로 솔더가 사용되는 경우, IR(적외선) 리플로 공정(reflow process)에 의하여 상기 범프를 소정의 온도까지 가열하여 접합하는 방법이 일반적이다.
그러나, 플립칩형 반도체장치가 다층배선기판 상에 장착되는 경우, 다층배선기판과 플립칩형 반도체장치의 선팽창계수가 다르기 때문에 응력왜곡이 발생한다. 따라서, 플립칩형 반도체장치와 범프 사이의 계면에서 크랙(clack)이 발생한다. 그러므로, 장착의 신뢰성, 특히, 플립칩형 반도체장치의 온도 싸이클 특성이 저하된다. 더욱이, 장착시 열적 및 기계적 응력이 반도체장치에도 적용되기 때문에, 반도체 칩, 특히, 패시베이션막과 상기 패시베이션막의 아래에 있는 활성영역표면이 손상된다.
종래, 상기와 같은 문제점들을 해결하고자, 다층배선기판의 재료와 실리콘 사이의 선팽창계수의 차이를 최소화하기 위하여 ALN(질화알루미늄), 뮬라이트(mullite), 유리세라믹 등의 세라믹 재료를 다층배선기판의 재료로 사용하여 응력왜곡을 축소화시키는 기술이 제안되었다.
이 기술은 장착의 신뢰성은 향상되었지만, 비싼 세라믹 재료가 다층배선기판의 재료로 사용되기 때문에 상기 기술은 비용의 문제가 있다. 그러므로, 상기 기술의 적용은 고가의 슈퍼컴퓨터나 대형 컴퓨터의 제조에 제한되는 것이 일반적이다.
한편, 최근, 높은 선팽창계수를 가지고 있지만, 상대적으로 저가인 유기재료를 다층배선기판의 재료로 사용하고 상기 다층배선기판과 반도체 칩 사이에 언더필수지(underfill resin)를 배치시킨 기술이 광범위하게 이용되고 있다. 상기 발명에있어서, 반도체 칩과 유기재료로 구성된 다층배선기판 사이의 언더필수지를 배치시킴으로써 반도체 칩과 다층배선기판 사이에 놓인 범프결합부분에 부과되는 단응력(shearing stress)을 분산시킬 수 있다. 이에 의하여 장착의 신뢰성이 향상된다. 상기 기술은 저가의 유기재료로 구성된 다층배선기판의 사용을 가능하게 한다.
그러나, 언더필수지를 이용하는 전술한 기술은 이하의 문제점을 가진다.
먼저, 반도체 칩의 회수가 어렵다. 일반적으로 고성능의 LSI는 플립칩형 반도체 칩으로 사용되기 때문에 반도체 칩 그 자체가 고가로 된다. 그러므로, 반도체 칩이 다층배선기판 위에 장착된 후, 전기선별공정에 있어서 반도체 칩 이외의 부분에서 불량 싸이트(site)가 발견되는 경우, 불량하지 않은 반도체 칩은 회수되어 재활용될 필요가 있다. 예를 들면, 불량결합이 솔더범프부분에서 발견된 경우, 반도체 칩을 꺼내어 다시 결합시킬 필요가 있다. 그러나, 언더필수지가 반도체 칩과 장착기판 사이에 놓인 플립칩형 반도체장치의 전술한 구조에서는 반도체 칩의 회수가 기술적으로 어렵다.
도 1(a) 및 도 1(b)는 다층배선기판 상에 종래 반도체장치를 장착하는 방법을 나타낸 단면도이다. 도 1(a)는 반도체 칩이다. 도 1(a)에 나타낸 바와 같이, 외부솔더전극(13)은 반도체 칩(24)의 저면에 형성된다. 도 1(b)는 반도체 칩(24)이 장착된 상태를 나타낸다. 도 1(b)에 나타낸 바와 같이, 반도체 칩(24)은 장착되고 외부솔더전극(13)이 장착기판(25)의 전극부분(미도시) 위에 위치되는 동안 솔더범프를 녹여 장착기판(25) 상에 접합된다. 언더필수지(26)는 반도체 칩(24)과 장착기판(25) 사이에 채워진다. 즉, 외부솔더전극(13)은 언더필수지(26) 안에 매설된다.
도 1(c)는 반도체 칩(24)을 회수하는 방법을 나타낸 단면도이다. 반도체 칩(24)을 회수하기 위하여, 도 1(c)에 나타낸 바와 같이, 반도체 칩(24)의 배면을 회수용 가열흡착도구(27)에 의하여 열처리를 하는 동안 흡착시킨다. 그 후, 범프결합부분이 녹는 동안 반도체 칩(24)을 끌어올린다. 따라서, 불량하지 않은 반도체 칩(24)이 장착기판(25)으로부터 제거된다.
도 2는 종래 플립칩형 반도체장치에 있어서 반도체 칩(24)이 장착기판(25)으로부터 제거된 후의 상태를 나타내는 단면도이다. 도 2에 나타낸 바와 같이, 칩이 언더필수지를 가진 반도체장치로부터 제거될 경우, 외부솔더전극(13)이 언더필수지(26)에 매설된 채 남아 있고 언더필수지(26)와 장착기판(25)이 손상되는 등의 문제가 발생한다. 그러므로, 불량하지 않은 반도체 칩(24)은 다시 사용될 수 없다. 상기와 같은 이유 때문에, 불량하지 않은 플립칩형 반도체칩을 종래 기술로 재이용하는 것은 어렵다.
둘째, 언더필수지(26) 내의 보이드(void)가 존재하거나 결합특성이 언더필수지(26)와 반도체 칩(24) 사이의 계면과 언더필수지(26)와 장착기판(25) 사이의 계면에서 바람하지 않은 경우, 제품에 대하여 흡습성(吸濕性) 리플로 공정에서 상기 계면에 박리현상이 초래된다. 따라서, 불량하지 않은 제품은 불량하게 된다.
셋째, 반도체 칩(24)이 회수될 때 고온으로 열처리를 하기 때문에, 제거된 반도체 칩(24)의 패시베이션막(미도시) 뿐만 아니라 제거된 반도체 칩(24)의 배리어금속접합부와 외부솔더전극(13)이 손상된다. 따라서, 불량하지 않은 반도체 칩은 불량하게 될 수도 있다. 패시베이션막은 반도체 칩의 활성영역을 보호하는 목적으로 형성된 것으로 PI(폴리이미드)계의 유기재료나 SI0, SIO2등의 SIO계 재료와 같은 무기계의 재료로 구성되어 있다. 또한, 외부솔더전극(13)에 적용되는 열적 및 기계적 부하는 반도체 칩(24)에 전달되어 불량하지 않은 반도체 칩(24)이 불량하게 될 수 있다. 이 경우, 장착기판(25)을 포함한 주변장치도 불량하게 될 수 있다.
그러므로, 다층배선기판용의 재료로 유기재료를 사용하면 실질적으로 비용을 절감시킬 수 없다.
세라믹계의 다층배선기판이 사용되는 경우, 세라믹재료의 선팽창계수의 최적화로 인하여 언더필수지가 사용될 필요가 없기 때문에 불량하지 않은 반도체 칩의 회수는 상대적으로 쉽다.
본 발명의 목적은 언더필수지가 사용되지 않아 반도체 칩과 솔더범프 사이의 열적 응력에 의한 크랙(crack)을 방지할 수 있고 반도체 칩이 회수될 수 있기 때문에 장착의 신뢰성이 우수한 저가 플립칩형 반도체장치를 제공하는 것이다.
도 1(a) 및 1(b)는 종래 반도체장치를 다층배선기판 상에 장착하는 방법을 나타낸 단면도;
도 1(c)는 반도체칩을 회수하는 종래 방법을 나타낸 단면도;
도 2는 종래 플립칩형(flip chip type) 반도체장치에 있어서 장착기판으로부터 반도체칩을 제거한 상태를 나타내는 단면도;
도 3은 본 발명의 제1 실시예에 따른 플립칩형 반도체장치를 나타내는 단면도;
도 4는 외부솔더전극 측으로부터 본 실시예의 플립칩형 반도체장치를 나타내는 평면도;
도 5(a) 내지 도 5(k)는 상기 실시예에 따른 플립칩형 반도체장치를 제조공정단계의 순서대로 나타낸 단면도;
도 6은 본 발명의 제2 실시예에 따른 플립칩형 반도체장치를 나타낸 단면도;
도 7(a) 내지 도 7(f)는 상기 실시예에 따른 플립칩형 반도체장치를 제조공정단계의 순서대로 나타낸 단면도;
도 8은 본 발명의 제3 실시예에 따른 플립칩형 반도체장치를 나타낸 단면도;
도 9(a) 및 도 9(b)는 상기 실시예에 따른 플립칩형 반도체장치를 제조공정단계의 순서대로 나타낸 단면도;
도 10은 본 발명의 제4 실시예에 따른 플립칩형 반도체장치를 나타낸 단면도;
도 11은 외부솔더전극 측으로부터 상기 실시예의 플립칩형 반도체장치를 나타내는 평면도;
도 12(a) 내지 도 12(g)는 상기 실시예에 따른 플립칩형 반도체장치를 제조공정단계의 순서대로 나타낸 단면도;
도 13은 본 발명의 제5 실시예에 따른 플립칩형 반도체장치를 나타낸 단면도;
도 14(a) 및 도 14(c)는 상기 실시예에 따른 플립칩형 반도체장치를 제조공정단계의 순서대로 나타낸 단면도;
도 15는 본 발명의 제6 실시예에 따른 플립칩형 반도체장치를 나타낸 단면도;
도 16은 외부솔더전극 측으로부터 상기 실시예의 플립칩형 반도체장치를 나타내는 평면도;
도 17(a) 내지 도 17(f)는 상기 실시예에 따른 플립칩형 반도체장치를 제조공정단계의 순서대로 나타낸 단면도;
도 18(a) 내지 도 17(f)는 본 발명의 제7 실시예에 따른 플립칩형 반도체장치를 제조공정단계의 순서대로 나타낸 단면도; 및
도 19(a) 및 도 19(b)는 본 발명의 제8 실시예에 따른 플립칩형 반도체장치를 제조공정단계의 순서대로 나타낸 단면도이다.
*도면의 주요부분에 대한 부호의 설명
1a∼1h:금속기판
2a∼2c, 3b, 3c, 4a∼4g, 5a∼5g:레지스트
6:제1 도금막
7:제2 도금막
8:금속포스트
9:솔더전극
10:반도체칩
11:절연성수지층
12:금속포스트(8)의 돌출부
13:외부솔더전극
14b, 14c, 14d, 14f, 14g, 14h:임시기판
15b, 15c, 15d, 15f, 15g:임시기판(14)상의 철부(凸部)
16b, 16c, 16d, 16f, 16g:금속포스트
17:금속도금막
18d, 18f:금속포스트에 있는 절연성수지에 매설된 부분
19d, 19f:금속포스트에 있는 절연성수지의 표면으로부터 돌출한 부분
20b, 20e, 20f:플립칩형 반도체장치
21:레지스트
22:에칭에 의해 제거된 부분
23:금속배선
24:반도체칩
25:장착기판
26:언더필수지(underfill resin)
27:가열흡착 도구
28:금형
31:패드전극
본 발명에 따른 플립칩형 반도체장치는 패드전극이 제공된 반도체 칩, 상기 패드전극이 제공된 측의 상기 반도체칩 표면을 피복하는 절연수지층, 상기 절연수지층을 관통하고 상기 패드전극에 접속된 금속포스트, 및 상기 절연수지층의 표면상에 제공된 상기 금속포스트에 접속된 전극을 포함한다. 상기 금속포스트는 상기절연수지층에 매설된 제1 부분과 상기 절연수지층으로부터 돌출한 제2 부분을 가진다. 본 발명에 있어서 금속이라는 것은 순수한 금속뿐만 아니라 합금도 포함된다.
본 발명에 의하면, 장착된 반도체 칩은 언더필수지(underfill resin)가 제공되지 않기 때문에 회수될 수 있다. 또한, 언더필수지가 제공되지 않기 때문에, 언더필수지 내에서의 보이드(void)나 언더필수지와 반도체 칩이나 장착기판 사이의 불량결합의 문제가 없다. 또한, 절연수지층과 금속포스트는 반도체 칩의 패드전극과 외부로 노출된 전극 사이에 형성된다. 각 금속포스트들은 절연수지층의 표면으로부터 돌출한다. 그러므로, 금속포스트와 절연수지층으로 구성된 층은 응력완화층으로 역할을 하여 외부로 노출된 전극에 부과되는 열적 및 기계적 응력이 반도체 칩으로 전달되는 것을 방지할 수 있다. 또한, 금속포스트와 금속포스트에 접합되는 외부솔더전극 사이의 접촉면적이 크기 때문에, 또한, 수평응력에 의한 외부솔더전극의 손상과 그에 의한 크랙의 전파가 방지될 수 있고, 금속포스트와 외부솔더전극 사이의 결합력이 증가될 수 있다. 그러므로, 비싼 세라믹 기판을 사용하지 않고, 플립칩형 반도체장치에 대한 장착의 신뢰성이 향상될 수 있다. 따라서, 반도체 칩이 회수될 수 있고 장착의 신뢰성이 우수한 플립칩형 반도체장치를 제공할 수 있다.
상기 플립칩형 반도체장치에 있어서, 전술한 제1 및 제2 부분의 중심은 평면상에서 보았을 때 서로 일탈되어도 좋다. 따라서, 금속포스트는 두 부분으로 나누어질 수 있다. 그러므로, 금속포스트를 통하여 반도체 칩으로 전달되는 열적 및 기계적 부하는 더욱 감소될 수 있기 때문에 전술한 효과는 더욱 향상된다.
본 발명에 따른 플립칩형 반도체장치의 제조방법에 있어서, 다수의 요부(凹部)들은 금속기판의 표면에 형성되고, 금속포스트는 각 요부의 표면상에 형성된다. 다음, 반도체 칩의 상기 금속포스트와 패드전극은 접속되고, 절연성 수지를 금속기판과 반도체 칩 사이의 공간으로 충진시킴으로써 절연수지층이 형성되고, 상기 금속기판은 제거되고, 상기 금속포스트 상에 전극이 형성된다.
본 발명에 따른 플립칩형 반도체장치의 다른 제조방법에 있어서, 금속기판의 제1 표면상에 다수의 철부(凸部), 및 상기 제1 표면상에 형성된 상기의 철부에 대응해서 상기 금속기판의 제2 표면상에 다수의 철부가 형성되고, 상기 제1 표면상에 형성된 상기 철부가 반도체 칩의 패드전극에 접속된다. 다음, 상기 금속기판과 상기 반도체 칩 사이의 공간에 절연성 수지를 충진하여 절연수지층이 형성되고, 상기 금속기판의 상기 철부를 제외한 부분이 제거되어 상기 철부들이 구획되고, 상기 금속기판의 상기 제2 표면상에 형성된 철부 상에 전극이 형성된다.
따라서, 전술한 플립칩형 반도체장치가 효과적으로 제작될 수 있다. 철부들이 형성되는 영역을 차폐하는 레지스트를 형성하고 상기 레지스트를 마스크로 이용하여 상기 금속기판을 에칭함으로써 다수의 철부들이 형성될 수도 있다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다. 제1 실시예에 따른 플립칩형 반도체장치의 구성, 제조방법 및 효과를 이하에서 설명한다. 먼저, 제1 실시예에 따른 플립칩형 반도체장치의 구성을 설명한다.
도 3은 제1 실시예에 따른 플립칩형 반도체장치를 나타내는 단면도이다. 상기 실시예의 플립칩형 반도체장치에 있어서, 반도체 칩(10)에는 그 표면상에 다수의 패드전극(31)이 형성되고, 솔더전극(9)은 각 패드전극(31)에 접속된다. 금속포스트(metallic post;8)는 또한 각 솔더전극(9)에 접속된다. 절연수지층(11)은 패드전극(31)이 형성된 측면 상에 반도체 칩(10)의 표면 위에 피복된다. 그리고, 패드전극(31)과 솔더전극(9)의 전부와 금속포스트(8)의 일부는 절연수지층(11)에 매설된다. 금속포스트(8)의 잔존부분은 절연수지층(11)으로부터 나와 돌출부(12)를 형성한다. 제2 도금막(7)과 제1 도금막(6)은 금속포스트(8)의 돌출부(12)상에 도포된다. 외부솔더전극(13)은 제1 도금막(6)에 접속된다. 외부솔더전극(13)은 돌출부(12)를 피복하도록 형성된다.
도 4는 외부솔더전극(13)측에서 본 상기 실시예의 플립칩형 반도체장치를 나타낸 평면도이다. 도 4에 나타낸 바와 같이, 상기 플립칩형 반도체장치에 있어서, 외부솔더전극(13)은 절연수지층(11) 위에서 매트릭스형으로 배열된다.
상기 실시예에 있어서, 예를 들면, 솔더전극(9)의 높이는 100㎛정도, 금속포스트(8)의 높이는 100㎛정도, 절연수지층(11)에 매설된 금속포스트(8)부분의 높이는 80㎛정도이고, 절연수지층(11)의 표면으로부터 나온 부분의 높이는 20㎛정도로 될 수 있다. 외부솔더전극(13)의 높이는 100㎛정도이고 금속포스트(8)의 직경은 예를 들면, 150㎛으로 될 수 있다. 또한, 반도체 칩(10)의 두께는 예를 들면, 50 내지 725㎛정도로 될 수 있다.
상기 실시예에 따른 플립칩형 반도체장치의 제조방법을 이하에서 설명한다. 도 5(a) 내지 5(k)는 상기 실시예에 따른 플립칩형 반도체장치의 제조방법을 제조공정단계 순서대로 나타낸 단면도이다. 도 5(a) 및 도 5(b)에 나타낸 바와 같이,레지스트(2a)는 금속기판(1a)의 표면상에 형성된다. 금속기판(1a)의 재료는 특별히 제한되지 않지만, 나중에 쉽게 에칭될 수 있는 구리, 니켈, 금, 주석, 납이나 이와 같은 것들을 함유한 합금이 바람직하다. 금속기판(1a)의 두께도 특별히 제한되지 않지만, 될 수 있으면 에칭에 영향을 거의 미치지 않으면서 쉽게 다룰 수 있는 두께가 바람직하다. 다음, 도 5(c)에 나타낸 바와 같이, 상기 레지스트(2a)는 노광되고 현상되어 소정의 개구(aperture)를 갖는 것으로 패턴화된 레지스트(4a)를 형성한다. 다음, 도 5(d)에 나타낸 바와 같이, 상기 레지스트(4a)를 마스크로 이용하여 해프-에칭(half etching)을 수행함으로써 후에 도금과 펌프가 형성될 위치에 오목부(30a)를 형성한다. 상기 오목부(30a)는 나중에 외부포스트의 구조를 구비할 만큼 충분한 크기이어야 한다.
다음, 도 5(e)에 나타낸 바와 같이, 제1 도금막(6)은 오목부(30a)에 형성된다. 이 때, 전술한 해프-에칭에 이용된 레지스트(4a)를 마스크로 이용한다. 제1 도금막(6)의 재료로서, 나중공정에서 금속기판(1a)이 에칭되는 경우에도 제1 도금막(6)이 잔존하도록 금속기판(1a)만이 선택적으로 에칭될 수 있는 금속, 예를 들면, Au가 사용된다. 도 5(f)에 나타낸 바와 같이, 제2 도금막(7)이 제1 도금막(6) 위에 형성될 수도 있다. 상기 제2 도금막(7)은 예를 들면, 금속포스트(8)가 다음의 공정에서 형성될 때 도금의 안정성을 향상시키기 위하여 형성된다.
다음, 도 5(g)에 나타낸 바와 같이, 금속포스트(8)가 레지스트(4a)를 마스크로 이용하여 도금함으로써 형성된다. 금속포스트(8)의 재료는 특별히 제한되지는않지만, 나중 공정에서 금속포스트(8) 상에 장착될 칩에 대해 바람직한 결합특성을 갖고 바람직한 전도도를 갖는 재료, 예를 들면, Cu가 사용될 수 있다. 또는 솔더도금이 금속포스트(8) 상에 형성될 수도 있다.
다음, 도 5(h) 및 5(i)에 나타낸 바와 같이, 솔더전극(9)은 반도체 칩(10)의 패드전극(31) 상에 제공되고, 반도체 칩(10)은 칩결합기(미도시)와 리플로(reflow)장치(미도시)등에 의하여 금속포스트(8) 상에 장착된다. 다음, 금속포스트(8)와 솔더전극(9)은 열처리에 의한 금속접합된다. 그러나, 솔더도금이 금속포스트(8) 상에 형성되는 경우, 반도체 칩(10)의 패드전극에는 솔더전극(9)을 제공할 필요가 없다. 다음, 도 5(j)에 나타낸 바와 같이, 절연수지가 반도체 칩(10)과 금속기판(1a) 사이에 충진되어 절연수지층(11)이 형성되고 금속포스트(8)가 피복된다. 절연수지를 충진하는 방법에는 모세관현상을 이용하는 방법과 트랜스퍼-실링(transfer-sealing)법 등이 있다. 절연수지로서, 에폭시수지, 실리콘수지, 폴리이미드수지, 폴리올레핀수지(polyolefin), 시안산에스테르수지(cyanate ester resin), 페놀수지, 나프탈렌수지, 플루렌수지(fluorene resin) 등이 사용될 수 있다. 다음, 도 5(k)에 나타낸 바와 같이, 금속기판(1a)만이 에칭에 의하여 제거된다.
다음, 도 3에 나타낸 바와 같이, 솔더볼이 금속포스트(8)의 돌출부(12) 상에 장착되고, 리플로처리(reflow treatment)와 같은 방법에 의하여 금속포스트(8)에 접합되어 외부솔더전극(13)을 형성한다. 상기 공정에 의하여, 도 3 및 도 4에 나타낸 바와 같은 플립칩형 반도체장치를 얻을 수 있다.
상기 제1 실시예의 효과에 대하여 이하에서 설명한다. 상기 실시예에 있어서, 금속포스트(8)는 절연수지층(11)의 표면으로부터 튀어나온 돌출부(12)를 가진고 있기 때문에, 단응력이 수평방향으로 외부솔더전극(13)에 인가될 경우, 돌출부(12)가 제공되지 않는 경우와 비교했을 때 외부솔더전극(13)이 금속포스트(8)로부터 박리되는 것을 신뢰할 수 있을 정도로 방지할 수 있다. 즉, 어느 정도이상을 초과하는 단응력이 외부솔더전극(13)에 인가되는 경우, 제1 도금막(6)과 외부솔더전극(13) 사이의 계면에서 크랙(crack)이 발생한다. 만약 금속포스트(8)가 돌출부(12)를 구비하지 않는 다면, 크랙은 즉시 전파되어 외부솔더전극(13)이 금속포스트(8)로부터 박리된다. 한편, 상기 실시예에서는 금속포스트(8)가 돌출부(12)를 구비하고 있기 때문에, 크랙의 전파는 방지될 수 있다. 또한, 제1 도금막(6)과 외부솔더전극(13) 사이의 접촉면적은 돌출부(12)로 인하여 증가하기 때문에, 솔더결합력은 증가한다. 따라서, 금속포스트(8)와 외부솔더전극(13) 사이의 결합력은 향상되어 플립칩형 반도체장치에 대한 장착의 신뢰성은 향상된다.
전술한 효과를 얻기 위하여, 절연수지층(11)으로부터 노출된 금속포스트(8)부분의 높이, 즉, 돌출부(12)의 높이는 외부솔더전극(13)의 높이, 즉, 외부솔더전극(13)의 단부로부터 절연수지층(11)의 표면까지 거리의 50%로 되는 것이 바람직하다. 상기 비율을 7%이하로 하면 금속포스트(8)와 외부솔더전극(13) 사이의 계면에 인가된 단응력과 상기 계면에서 발생하는 크랙의 전파를 견디기에 불충분한 효과를 가져온다. 한편, 상기 비율이 50%를 초과하면 장착기판과 솔더 사이의 접촉면적은 감소되기 때문에, 결합력은 바람직하지 않게 저하된다. 상기 비율은 20 내지 50%로하는 것이 보다 바람직하다.
또한, 상기 실시예에의 플립칩형 반도체장치에 있어서, 외부단자는 금속포스트(8)와 절연수지층(11)으로 인하여 보다 높게 제작된다. 그러므로, 최종유저(end user)측에서 상기 실시예의 플립칩형 반도체장치가 다층배선기판 위에 장착되는 경우, 다층배선기판과 반도체 칩 사이의 스탠드-오프(stand-off)의 높이는 증가한다. 따라서, 다층배선기판과 플립칩형 반도체장치 사이의 열팽창계수 차이에 의하여 발생하는 응력에 대한 버퍼효과가 제공되기 때문에 플립칩형 반도체장치에 대한 장착의 신뢰성이 향상될 수 있다. 또한, 반도체 칩(10)의 패시베이션막과 상기 패시베이션막 아래에 있는 활성영역은 반도체 칩(10)이 회수될 때 발생하는 열적 및 기계적 부하로부터 보호될 수 있다. 전술한 효과를 얻기 위하여, 금속포스트(8)의 높이는 100㎛ 이상인 것이 바람직하다.
또한, 상기 실시예의 플립칩형 반도체장치에 있어서 금속포스트(8)와 절연수지층(11)은 응력완화층으로 역할하기 때문에 종래 장치에 있어서 반도체 칩과 다층배선기판 사이에 충진된 언더필수지층이 필요하지 않다. 따라서, 반도체 칩(10)이 장착된 후 상기 반도체 칩(10)을 제외한 부분에서 결함이 발견된 경우, 상기 반도체 칩(10)은 장착기판으로부터 박리될 수 있고 회수될 수 있어 재이용될 수 있다.
또한, 상기 실시예의 플립칩형 반도체장치에는 언더필수지가 제공되지 않기 때문에, 언더필수지 내에서의 보이드, 또는 언더필수지와 반도체 칩이나 장착기판 사이의 불량한 접합에 의한 박리현상의 문제가 없다.
또한, 상기 실시예의 반도체장치의 제조방법에 의하면, 금속도금은 쉽게 금속포스트의 노출부분에 제공될 수 있다. 금속도금을 제공하는 효과에는 Au 등과 같은 비산화성 금속에 의한 도금을 제공함으로써 금속포스트 상에 절연산화막이 형성되는 것을 방지 할 수 있고, 금속포스트가 Ni 등과 같은 고경도성 금속에 의한 도금을 제공함으로써 금속포스트의 노출부분에 인가된 열적 응력으로부터 보호될 수 있는 효과가 있다. 따라서, 반도체 장치에 대한 장착의 신뢰성은 더욱 향상될 수 있다.
본 발명의 제2 실시예를 이하에서 설명한다. 도 6은 상기 실시예에 따른 플립칩형 반도체장치를 나타내는 단면도이다. 상기 실시예의 플립칩형 반도체장치에 있어서, 표면에 다수의 패드전극(31)이 제공된 반도체 칩(10)이 제공되고, 솔더전극(9)은 각 패드전극(31)에 접속된다. 또한, 금속포스트(16b)는 각 솔더전극(9)에 접속된다. 패드전극(31)이 형성된 측에 있는 반도체 칩(10)의 표면은 절연수지층(11)으로 피복되고, 패드전극(31)과 솔더전극(9)의 전부 및 금속포스트(16b)의 일부는 절연수지층(11)에 매설된다. 금속포스트(16b)의 잔존부분은 절연수지층(11)으로부터 튀어나와 돌출부를 형성한다. 외부솔더전극(13)은 돌출부를 피복하도록 형성된다. 외부솔더전극(13) 측으로부터 본 상기 플립칩형 반도체장치 평면도는 도 4와 같다.
도 7(a) 내지 7(f)는 제2 실시예에 따른 반도체장치의 제조방법을 제조공정단계 순서대로 나타낸 단면도이다. 먼저, 도 7(a)에 나타낸 바와 같이, 금속기판(1b)은 제1 실시예의 경우와 같이 제작된다. 상기 금속기판(1b)의 금속, 예를 들면, Cu가 사용된다. 금속기판(1b)의 두께는 100㎛ 이상인 것이 바람직하다.다음, 금속기판(1b)의 전면과 배면은 각각 레지스트(2b 및 3b)로 피복된다. 다음, 도 7(b)에 나타낸 바와 같이, 레지스트(2b 및 3b)는 노광되고 현상되어 패턴화된 레지스트(4b 및 5b)를 형성한다.
다음, 도 7(c)에 나타낸 바와 같이, 금속기판(1b)은 양면에서 에칭된다. 따라서, 임시기판(14b)이 형성된다. 이 때의 에칭량은 특별히 제한되지 않지만, 전면(레지스트(4b)측)의 에칭량은 나중에 형성될 절연수지층(11)에 의하여 피복되는 금속포스트부분의 높이를 결정한다. 배면(레지스트(5b)측)의 에칭량은 절연수지층의 표면으로부터 튀어나온 금속포스트부분의 높이를 결정한다. 그러므로, 에칭량은 상기 높이를 고려하여 결정된다.
다음, 도 7(d)에 나타낸 바와 같이, 전면의 레지스트(4b) 또는 양면의 레지스트(4b 및 5b)가 제거되어 임시기판(14b)의 표면부분을 노출시킨다.
다음, 반도체 칩(10)의 패드전극(31) 상에 제공된 솔더전극(9)이 임시기판(14b)의 철부(凸部;15b)에 접합하고, 리플로나 열처리 등과 같은 수단에 의한 금속접합되도록 반도체 칩(10)은 임시기판(14b) 상에 장착된다.
다음, 도 7(e)에 나타낸 바와 같이, 임시기판(14b)과 반도체 칩(10) 사이에 절연수지가 충진되어 절연수지층(11)을 형성한다. 다음, 도 7(f)에 나타낸 바와 같이, 레지스트(5b)를 마스크로 이용하여 임시기판(14b)의 배면을 에칭함으로써 임시기판(14b)의 철부(15b)들 사이의 금속을 제거하여 금속포스트(16b)를 형성한다. 그러나, 도 7(d)에 나타낸 공정에서 양측의 레지스트가 제거되는 경우에는 이것이 적용되지 않는다. 이 경우에는, 금속포스트(16b)들 사이의 금속부분은 배면의 전부를에칭함으로써 제거된다.
다음, 도 6에 나타낸 바와 같이, 솔더페이스트(solder paste)나 솔더볼 등의 리플로처리로 금속포스트(16b)의 돌출부 상에 외부솔더전극(13)을 형성하여 제2 실시예의 플립칩형 반도체장치를 얻는다.
제2 실시예의 효과를 이하에서 설명한다. 상기 실시예에 의하면, 제1 실시예에서 얻은 효과뿐만 아니라, 금속포스트(16b)의 단부가 절연수지층(11)의 표면으로부터 높게 돌출할 수 있다. 따라서, 다층배선기판에 장치를 장착할 때 열적 및 기계적 부하에 의하여 발생하는 솔더볼의 크랙이나 부서짐 등을 막을 수 있는 구조를 얻을 수 있다. 또한, 제1 실시예에 있어서 도금으로 금속포스트가 형성되는 반면, 본 실시예에 있어서는 금속포스트가 금속기판으로부터 형성된다. 그러므로, 금속포스트의 높이 변화는 쉽게 방지될 수 있고 상대적으로 쉽고 비싸지 않은 에칭법과 같은 방법에 의하여 보다 높은 금속포스트를 형성할 수 있다.
본 발명의 제3 실시예를 이하에서 설명한다. 도 8은 상기 실시예의 플립칩형 반도체장치를 나타내는 단면도이다. 상기 실시예의 플립칩형 반도체장치에 있어서, 표면에 다수의 패드전극(31)이 제공된 반도체 칩(10)이 제공되고, 솔더전극(9)이 각 패드전극(31)에 접속된다. 또한, 금속포스트(16c)는 금속도금막(17)을 매개하여 각 솔더전극(9)에 접속된다. 패드전극(31)이 형성된 측의 반도체 칩(10)의 표면은 절연수지층(11)으로 피복되어 패드전극(31)과 솔더전극(9)의 전부와 금속포스트(16c)의 일부가 절연수지층(11)에 매설된다. 금속포스트(16c)의 잔존부분은 절연수지층(11)으로부터 돌출하여 돌출부를 형성한다. 상기 돌출부는 금속도금막(17)으로 피복되고 외부솔더전극(13)은 금속도금막(17)을 피복하도록 형성된다. 외부솔더전극(13) 측으로부터 본 상기 플립칩형 반도체장치의 평면도는 도 4와 동일하다.
도 9(a) 및 9(b)는 제3 실시예에 따른 플립칩형 반도체장치의 제조방법을 제조공정 단계의 순서대로 나타낸 단면도이다. 먼저, 도 9(a)에 나타낸 바와 같이, 금속기판(1c)의 전면과 배면을 레지스트들로 피복하고, 상기 레지스트들은 노광되고 현상되어 제2 실시예에 있어서 레지스트(4b 및 5b)의 패턴으로 전환되는 레지스트(4c 및 5c)를 형성한다. 다음, 레지스트(4c 및 5c)를 마스크로 이용하여 레지스트(4c 및 5c)가 형성되지 않은 부분에 금속도금막(17)이 형성된다. 상기 금속도금막(17)을 구성하는 금속으로서, 금속기판(1c)의 에칭용액에 내성(耐性)을 가진 금속이 선택된다.
다음, 도 9(b)에 나타낸 바와 같이, 레지스트(4c 및 5c)는 제거되고, 도금막(17)을 마스크로 이용하여 금속기판(1c)의 양면을 에칭한다. 여기까지의 공정에 의하여 도 7(c)에 나타낸 제2 실시예의 임시기판(14b)과 동일하고 철부(凸部)상에 위치한 금속도금층(17)을 가진 임시기판(14c)이 형성될 수 있다.
다음, 플립칩형 반도체장치가 도 7(d) 내지 7(f) 및 도 6에 나타낸 것과 동일한 공정으로 플립칩형 반도체장치가 얻어질 수 있다. 즉, 반도체 칩(10)의 패드전극(31) 상에 제공된 솔더전극(9)이 임시기판(14c)의 철부(凸部;15c)에 접합하도록 임시기판(14c) 상에 반도체 칩(10)이 장착된다. 다음, 리플로나 열처리 등과 같은 수단에 의하여 솔더전극(9)과 철부(15c)가 금속접합된다. 다음, 임시기판(14c)과 반도체 칩(10) 사이에 절연수지가 충진된다. 다음, 금속도금막(17)을 마스크로 이용하여 임시기판(14c)의 배면을 에칭함으로써 임시기판(14c)의 철부(15c)들 사이의 금속을 제거한다. 다음, 절연수지층(11)으로부터 돌출한 금속포스트(16c)부분에 솔더페이스트(solder paste)나 솔더볼 등의 리플로처리로 외부솔더전극(13)을 형성하여 도 8에 나타낸 바와 같은 제3 실시예의 플립칩형 반도체장치를 얻는다.
제3 실시예의 효과를 이하에서 설명한다. 상기 실시예에 의하면, 제2 실시예와 비교되는 제조공정 이전에 레지스트가 제거될 수 있다. 따라서, 임시기판은 장기간 보존될 수 있고 임시기판의 취급이 용이하다. 또한, 금속도금층(17)은 금속포스트(16c)의 표면상에 쉽게 형성될 수 있다.
본 발명의 제4 실시예를 이하에서 설명한다. 도 10은 상기 실시예의 플립칩형 반도체장치를 나타내는 단면도이다. 도 10에 나타낸 바와 같이, 상기 실시예에 따른 플립칩형 반도체장치는 절연수지층(11)에 매설된 금속포스트(16d)의 부분(18d)과 절연수지층(11)의 표면으로부터 돌출한 부분(19d)이 서로 일탈하는 구조를 가진다.
도 11은 외부솔더전극(13)으로부터 본 상기 플립칩형 반도체장치의 평면도이다. 금속포스트(도 10참조;16d)의 부분(18d)은 절연수지층(11)의 표면에서 매트릭스모양으로 매설된다. 또한, 외부솔더전극(13)은 상기 부분(18d)에 대응하는 매트릭스에 위치한다. 상기 각 부분(18d)과 각 외부솔더전극(13)은 서로 일탈되어 있다. 이 실시예에 다른 플립칩형 반도체장치의 구조는 상기한 것을 제외하고는 제2 실시예에 따른 플립칩형 반도체장치의 구조와 동일하다.
도 12(a) 내지 12(g)는 제4 실시예에 따른 플립칩형 반도체장치의 제조방법을 제조공정단계의 순서대로 나타낸 단면도이다. 먼저, 도 12(a)에 나타낸 바와 같이, 금속기판(1d)의 전면과 배면은 레지스트로 피복되고 상기 레지스트는 노광되고 현상되어 패턴화된 레지스트(4d 및 5d)를 형성한다. 이 때, 전면과 배면에 있는 레지스트의 개구들은 일탈된다. 레지스트(5d)의 개구부들은 레지스트(4d)의 개구부들의 위치에 대응할 필요가 있지만, 일탈(deviation)의 방향과 거리는 임의로 설정될 수 있다.
다음, 각 레지스트(4d 및 5d)를 마스크로 이용하여 금속기판(1d)의 전면과 배면을 선택적으로 에칭함으로써 도 12(b)에 나타낸 바와 같은 임시기판(14d)을 얻는다.
이후의 공정들은 제2 및 제3 실시예와 동일하다. 즉, 도 12(c)에 나타낸 바와 같이, 임시기판(14d)의 전면 상에 형성된 레지스트(4d)는 제거되어 임시기판(14d)의 표면부분을 노출시킨다. 다음, 반도체 칩(10)의 패드전극(31) 상에 형성된 솔더전극(9)과 임시기판(14d)의 철부(15d)가 서로 접합하도록 임시기판(14d) 상에 반도체 칩(10)이 장착된다. 다음, 도 12(d)에 나타낸 바와 같이, 리플로나 열처리 등과 같은 수단에 의하여 솔더전극(9)은 임시기판(14d)에 금속접합된다. 다음, 도 12(e)에 나타낸 바와 같이, 절연수지가 임시기판(14d)과 반도체 칩(10) 사이에 충진되어 절연수지층(11)을 형성한다. 다음, 도 12(f)에 나타낸 바와 같이, 레지스트(5d)를 마스크로 이용하여 임시기판(14d)의 배면은 에칭되어 임시기판(14d)의 철부(15d)들 사이에 있는 금속은 제거되어 금속포스트(16d)를형성한다. 다음, 도 12(g)에 나타낸 바와 같이, 레지스트(5d)는 제거된다.
다음, 도 10에 나타낸 바와 같이, 솔더페이스트나 솔더볼의 리플로처리에 의하여 외부솔더전극(13)은 금속포스트(16d)의 노출된 부분 상에 형성되어 상기 실시예의 플립칩형 반도체장치를 얻는다.
제4 실시예의 효과를 이하에서 설명한다. 상기 실시예의 플립칩형 반도체장치에 있어서, 금속포스트(16d)는 서로 일탈된 두 부분(18d 및 19d)으로 구성된다. 그러므로, 리플로 등을 할 때 응력의 완화성이 향상될 수 있다. 따라서, 금속포스트(16d)의 노출된 부분에 인가된 열적 및 기계적 응력이 반도체 칩(10)으로 전송되는 것을 방지할 수 있다.
또한, 상기 실시예에 있어서 도 12(a) 및 12(b)에 나타낸 임시기판(14d)이 형성될 때까지의 공정들은, 제3 실시예에 있어서 도 9(a) 및 도 9(b)에 나타낸 금속도금막이 형성된 후 에칭되어 임시기판을 형성하는 공정들로 치환될 수 있다.
본 발명의 제5 실시예를 이하에서 설명한다. 도 13은 상기 실시예에 따른 플립칩형 반도체장치를 나타내는 단면도이다. 상기 실시예의 플립칩형 반도체장치(20e)에 있어서, 표면상에 다수의 패드전극(31)이 제공된 반도체 칩(10)이 제공되고, 솔더전극(9)이 각 패드전극(31)에 접속된다. 금속포스트(16b)의 일단은 각 솔더전극(9)에 접속되고 금속포스트(16e)는 솔더(32)에 의하여 금속포스트(16b)의 타단에 접속된다. 패드전극(31)이 형성된 측에 있는 반도체 칩(10)의 표면은 절연수지층(11)으로 피복되고, 패드전극(31), 솔더전극(9) 및 금속포스트(16b)의 전부 및 금속포스트(16e)의 일부는 절연수지층(11)에 매설된다.금속포스트(16e)의 잔존부분은 절연수지층(11)의 표면으로부터 돌출하여 돌출부를 형성한다. 또한, 외부솔더전극(13)은 상기 돌출부를 피복하도록 형성된다. 즉, 패드전극(31), 솔더전극(9), 금속포스트(16b), 금속포스트(16e) 및 외부솔더전극(13)은 상기 순서대로 직렬 연결된다. 금속포스트(16e)는 플립칩형 반도체장치(20e)의 금속포스트(16b) 상에 올려져 있도록 형성되기 때문에, 솔더전극(9)과 외부솔더전극(13) 사이의 거리는 증가한다. 한편, 외부솔더전극(13) 측으로부터 본 상기 플립칩형 반도체장치의 평면도는 도 4에 나타낸 것과 동일하다.
도 14(a) 내지 14(c)는 제5 실시예에 따른 반도체장치의 제조방법을 제조공정단계의 순서대로 나타낸 단면도이다. 먼저, 제2 실시예에 나타낸 플립칩형 반도체장치가 제작된다. 즉, 도 7(a)에 나타낸 바와 같이, 금속기판(1b)의 전면과 배면은 각각 레지스트(2b 및 3b)로 피복되고, 도 7(b)에 나타낸 바와 같이, 레지스트(2b 및 3b)는 노광되고 현상되어 패턴화된 레지스트(4b 및 5b)를 형성한다. 다음, 도 7(c)에 나타낸 바와 같이, 금속기판(1b)은 양면에서 에칭되어 임시기판(14b)이 형성된다. 다음, 도 7(d)에 나타낸 바와 같이, 전면의 레지스트(4b)가 제거되어 임시기판(14b)의 표면부분을 노출시킨다. 칩 측의 솔더전극(9)이 임시기판(14b)의 철부(凸部;15b)에 접합하고, 리플로나 열처리 등과 같은 수단에 의한 금속접합되도록 반도체 칩(10)이 장착된다. 다음, 도 7(e)에 나타낸 바와 같이, 임시기판(14b)과 반도체 칩(10) 사이에 절연수지가 충진되어 절연수지층(11)을 형성한다. 다음, 도 7(f)에 나타낸 바와 같이, 레지스트(5b)를 마스크로 이용하여 임시기판(14b)의 배면을 에칭함으로써 금속포스트(16b)를 형성한다. 다음, 도 8에 나타낸바와 같이, 솔더페이스트(solder paste)나 솔더볼 등의 리플로처리로 금속포스트(16b)의 노출된 부분 상에 외부솔더전극(13)을 형성하여 플립칩형 반도체장치(20b)를 얻는다.
다음, 도 14(a) 및 14(b)에 나타낸 바와 같이, 외부솔더전극(13)을 구성하는 솔더(32)를 이용하여 임시기판(14b)을 플립칩형 반도체장치(20b)에 접합시킨다. 다음, 절연성의 수지가 플립칩형 반도체장치(20b)와 임시기판(14b) 사이에 충진되어 절연수지층(11)을 형성한다. 다음, 도 14(c)에 나타낸 바와 같이, 임시기판(14b)으로부터 에칭을 수행하여 금속포스트(16e)를 형성한다. 또한, 임시기판(14b)의 레지스트(5b)는 제거된다.
다음, 도 13에 나타낸 바와 같이, 솔더페이스트나 솔더볼 등의 리플로처리에 의하여 외부솔더전극(13)은 금속포스트(16e)의 돌출부에 형성되어 제5 실시예의 플립칩형 반도체장치(20b)를 얻는다.
제5 실시예의 효과를 이하에서 설명한다. 상기 실시예에 의하면, 반도체 칩 측의 솔더전극(9)과 외부솔더전극(13) 사이의 거리는 증가될 수 있기 때문에, 열응력 등의 스트레스(stress)를 분산시키는 효과가 더욱 개선될 수 있다.
또한, 제5 실시예에 따른 제조공정을 되풀이함으로써 금속포스트의 높이가 더욱 증가될 수 있다. 상기 실시예에 있어서, 플립칩형 반도체장치(20b)는 제2 실시예에서 나타낸 방법에 의하여 먼저 제작되지만, 제1, 제3, 제4의 실시예나, 후술되는 제6, 제7 실시예에서 나타낸 방법으로 제작된 플립칩형 반도체장치도 사용될 수 있다. 상기 실시예에 있어서, 임시기판(14b)을 형성하는 공정은 도 9(a) 및9(b)에 나타낸 바와 같이 금속도금막이 형성된 후 에칭되어 임시기판을 형성하는 제3 실시예의 공정으로 치환될 수도 있다.
본 발명의 제6 실시예를 이하에서 설명한다. 도 15는 상기 실시예에 따른 플립칩형 반도체장치를 나타내는 단면도이다. 도 15에 나타낸 바와 같이, 제6 실시예에 따른 플립칩형 반도체장치에 있어서, 금속포스트(16f)는 절연수지층(11)에 매설된 부분(18f), 절연수지층(11)의 표면으로부터 돌출한 부분(19f) 및 절연수지층(11)의 표면상에 놓인 금속배선(23)으로 구성된다. 상기 부분(18f)의 측면은 평면상에서 상기 부분(19f)의 측면의 외측에 위치하고, 상기 부분(18f)은 금속배선(23)에 의하여 상기 부분(19f)에 접속된다. 또한, 외부솔더전극(13)은 상기 부분(19f)을 피복하도록 형성된다.
도 16은 외부솔더전극(13)측으로부터 본 상기 플립칩형 반도체장치의 평면도이다. 도 16에 나타낸 바와 같이, 다수의 외부솔더전극(13)은 상기 실시예의 플립칩형 반도체장치의 절연수지층(11) 상에 매트릭스모양으로 배열된다. 금속배선(23)은 각 외부솔더전극(13)에 접속된다. 상기 실시예에 따른 플립칩형 반도체장치의 구조는 상기한 것을 제외하고는 전술한 제2 실시예의 플립칩형 반도체장치와 동일하다.
제6 실시예에 따른 플립칩형 반도체장치의 제조방법을 이하에서 설명한다. 도 17(a) 내지 17(f)는 제6 실시예에 따른 반도체장치의 제조방법을 제조공정단계의 순서대로 나타낸 단면도이다. 금속기판(1f)의 전면과 배면은 레지스트로 피복되고 상기 레지스트는 노광되고 현상되어 도 17(a)에 나타낸 바와 같은 패턴화된 레지스트를 형성한다. 다음, 도 17(b)에 나타낸 바와 같이, 레지스트(5f)를 마스크로 이용하여 배면을 에칭한다. 따라서, 금속기판(1f)은 섬(island)같은 돌출부(33)가 배면에 형성되는 모양으로 형성된다. 다음, 레지스트(5f)가 제거된다.
또는, 레지스트(5f)의 레지스트 패턴으로 전환되는 레지스트를 형성하고, 배면에 도금을 하고, 상기 배면의 레지스트를 제거하고, 그 후에 도금막을 마스크로 이용하여 에칭을 함으로써 동일한 구성을 얻을 수 있다.
다음, 도 17(c)에 나타낸 바와 같이, 배면 상에 형성된 섬모양의 돌출부(33) 상에 레지스트(4f)로부터 일탈된 위치에 레지스트(21)를 형성한다. 다음, 도 17(d)에 나타낸 바와 같이, 레지스트(4f 및 21)를 마스크로 이용하여 전면과 배면 상의 영역(22)을 에칭함으로써 임시기판(14f)을 얻는다.
다음, 도 17(e)에 나타낸 바와 같이, 반도체 칩(10)은 임시기판(14f) 상에 장착되고 상기 반도체 칩(10)은 임시기판(14f)에 접합된다. 다음, 도 17(f)에 나타낸 바와 같이, 절연수지층(11)은 반도체 칩(10)과 임시기판(14f) 사이에 제공된다. 다음, 도 15에 나타낸 바와 같이, 레지스트(21)를 마스크로 이용하여 임시기판(14f)의 배면을 선택적으로 에칭함으로써 금속포스트(16f)를 분할한다. 또한, 레지스트(21)는 제거된다. 다음, 외부솔더전극(13)은 절연수지층(11)으로부터 돌출한 금속포스트(16f)의 부분(19f)을 피복하도록 형성되어 제6 실시예의 플립칩형 반도체장치(20f)를 얻는다.
제6 실시예의 효과를 이하에서 설명한다. 상기 실시예에 따르면, 금속포스트(16f)에 있어서 외부로 노출된 부분(19f)과 절연성 수지에 매설된부분(18f)은 금속배선(23)을 매개하여 접속된다. 따라서, 리플로 등을 할 때 발생되는 열응력을 완화시키는 효과가 더욱 개선될 수 있다. 외부로 노출된 부분에 인가된 열적 및 기계적 응력이 반도체 칩(10)으로 전달되는 것을 방지하는 효과도 더욱 개선될 수 있다.
본 발명의 제7 실시예를 이하에서 설명한다. 도 18(a) 내지 18(f)는 제7 실시예에 따른 플립칩형 반도체장치의 제조방법을 제조공정단계의 순서대로 나타낸 단면도이다. 상기 실시예의 방법에 의하면, 다양한 형태의 플립칩형 반도체장치가 제작될 수 있다. 제7 실시예의 플립칩형 반도체장치를 제조하는 방법을 제2 실시예에 나타낸 플립칩형 반도체장치(20b)가 제작되는 경우를 예로서 설명한다. 먼저, 도 18(a)에 나타낸 바와 같이, 레지스트(4g 및 5g)를 제2 실시예와 마찬가지로 금속기판(1g)의 양면 상에 형성한다. 다음, 레지스트(4g)를 마스크로 이용하여 금속기판(1g)만을 해프-에칭(half-etching)하고, 표면상에 형성된 철부(15g)를 구비한 임시기판(14g)이 도 18(b)에 나타낸 바와 같이 제작된다. 다음, 도 18(c)에 나타낸 바와 같이, 반도체 칩(10)의 패드전극(31) 상에 형성된 솔더전극(9)이 철부(15g)에 접합하도록 반도체 칩(10)은 임시기판(14g) 상에 위치한다. 다음, 반도체 칩(10)이 임시기판(14g)에 접합하도록 솔더전극(9)은 가열된다.
다음, 도 18(d)에 나타낸 바와 같이, 절연수지층(11)이 반도체 칩(10)과 임시기판(14g) 사이에 형성된다. 다음, 도 18(e)에 나타낸 바와 같이, 레지스트(5g)를 마스크로 이용하여 배면으로부터 에칭을 수행한다. 다음, 금속기판(1g)의 철부(15g)를 제외한 부분으로부터 금속이 제거되어 금속포스트(16g)를 형성한다.다음, 도 18(f)에 나타낸 바와 같이, 레지스트(5g)가 제거되고 외부솔더전극(13)이 형성되어 플립칩형 반도체장치(20b)를 얻는다. 상기 실시예에 의하여 얻어진 플립칩형 반도체장치의 구조는 제2 실시예에 의한 것과 동일하다.
제7 실시예의 효과를 이하에서 설명한다. 상기 실시예에 있어서, 반도체 칩(10)을 장착하고 절연수지층(11)을 형성하는 공정 후에, 임시기판(14g)의 배면은 에칭된다. 따라서, 임시기판(14g)의 강도는 절연수지층(11)이 형성될 때까지 보존될 수 있다. 그 결과, 임시기판(14g)의 취급이 개선될 수 있다. 또한, 임시기판(14g)이 형성될 때의 에칭량은 정확하게 제어될 필요가 없다. 그 결과, 플립칩형 반도체장치는 용이하게 제작될 수 있고 제작시간이 단축될 수 있다.
상기 실시예에 있어서, 제2 실시예에 나타낸 플립칩형 반도체장치의 제작을 예로 들었지만, 상기 실시예에 나타낸 방법은 제3 내지 제6 실시예에 나타낸 플립칩형 반도체장치가 제작되는 경우에도 적용된다.
본 발명의 제8 실시예를 이하에서 설명한다. 도 19(a) 및 19(b)는 제8 실시예에 따른 반도체장치의 제조방법을 제조공정단계의 순서대로 나타낸 단면도이다. 제8 실시예에 따른 플립칩형 반도체장치의 제조방법은 제2 실시예에 나타낸 동일한 플립칩형 반도체장치가 제작되는 경우를 예로 들어 설명한다. 먼저, 도 19(a)에 나타낸 바와 같이, 요부(凹部)를 갖는 몰드(28)로 금속기판(1h)의 표면을 프레스한다. 따라서, 도 19(b)에 나타낸 바와 같이, 철부(15h)를 갖는 임시기판(14h)이 제작된다. 다음, 반도체 칩은 임시기판(14h)의 표면상에 위치되고, 가열되어 접합되고, 절연성 수지가 반도체 칩과 임시기판(14h) 사이에 충진되어 절연수지층을 형성한다. 다음, 배면의 전부에 에칭을 수행하여 금속기판(1h)의 철부(15h)를 제외한 부분에서 금속을 제거함으로써 금속포스트를 형성한다. 다음, 외부솔더전극이 형성되어 플립칩형 반도체장치를 얻는다.
상기 실시예에 의하여 얻어진 플립칩형 반도체장치의 구조는 도 6에 나타낸 제2 실시예에 의하여 얻어진 것과 동일하다.
제8 실시예의 효과를 이하에서 설명한다. 상기 실시예의 제조방법에 의하면, 레지스트패턴을 형성하고 에칭을 하는 공정은 임시기판이 형성될 때에 생략된다. 그 결과, 제작시간이 단축될 수 있다.
상술한 바와 같이, 본 발명에 의하면, 언더필수지가 사용되지 않아 반도체 칩과 솔더범프 사이의 열적 응력에 의한 크랙(crack)을 방지할 수 있고 반도체 칩이 회수될 수 있기 때문에 장착의 신뢰성이 우수한 저가 플립칩형 반도체장치를 제공할 수 있다.

Claims (19)

  1. 패드전극이 제공된 반도체 칩;
    상기 패드전극이 제공된 측의 상기 반도체칩 표면을 피복하는 절연수지층;
    상기 절연수지층을 관통하고 상기 패드전극에 접속되며, 상기 절연수지층에 매설된 제1 부분과 상기 절연수지층으로부터 돌출한 제2 부분을 포함하는 금속포스트; 및
    상기 절연수지층의 표면상에 제공된 상기 금속포스트에 접속된 전극을 포함하는 것을 특징으로 하는 플립칩형 반도체장치.
  2. 제1항에 있어서, 상기 절연수지층의 표면으로부터 상기 제2 부분의 높이는 상기 절연수지층의 표면으로부터 상기 전극의 높이의 7 내지 50%인 것을 특징으로 하는 플립칩형 반도체장치.
  3. 제1항에 있어서, 상기 제1 및 제2 부분의 중심은 평면상에서 서로 일탈된 것을 특징으로 하는 플립칩형 반도체장치.
  4. 제3항에 있어서, 상기 제2 부분은
    측면이 상기 제1 부분 측면의 외측에 위치한 기둥모양의 부분; 및
    상기 기둥모양의 부분과 상기 제1 부분을 접속하기 위한 접속부분을 구비한것을 특징으로 하는 플립칩형 반도체장치.
  5. 제1항에 있어서, 상기 금속포스트는 다수의 전도층을 적층함으로써 형성된 것을 특징으로 하는 플립칩형 반도체장치.
  6. 제1항에 있어서, 상기 금속포스트와 상기 전극 사이에 형성된 하나 이상의 금속도금막을 더 포함하는 것을 특징으로 하는 플립칩형 반도체장치.
  7. 제1항에 있어서, 상기 절연수지층은 주성분으로서 적어도 에폭시수지, 실리콘수지, 폴리이미드수지, 폴리올레핀수지(polyolefin resin), 시안에스테르수지(cyanate ester resin), 페놀수지, 나프탈렌수지, 플루렌수지(fluorene resin)로부터 선택된 한가지 이상의 수지를 함유하는 것을 특징으로 하는 플립칩형 반도체장치.
  8. 제1항에 있어서, 상기 금속포스트는 Cu, Ni, Fe, Au, Sn 및 Pb나 그의 합금으로 구성된 그룹 중에서 적어도 한가지 이상으로 선택된 금속으로 구성되는 것을 특징으로 하는 플립칩형 반도체장치.
  9. 제6항에 있어서, 상기 전극과 접합된 상기 금속도금막은 Cu, Ni, Au, Sn 및 Pb나 그의 합금으로 구성된 그룹 중에서 적어도 한가지 이상으로 선택된 금속으로구성되는 것을 특징으로 하는 플립칩형 반도체장치.
  10. 금속기판의 표면에 다수의 요부(凹部)를 형성하는 단계;
    상기 각 요부의 표면상에 금속포스트를 형성하는 단계;
    금속포스트를 반도체 칩의 패드전극에 접속하는 단계;
    상기 금속기판과 상기 반도체 칩 사이의 공간에 절연성 수지를 충진하여 절연수지층을 형성하는 단계;
    상기 금속기판을 제거하는 단계; 및
    상기 금속포스트 상에 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 플립칩형 반도체장치의 제조방법.
  11. 제10항에 있어서, 상기 요부는
    상기 금속기판의 제1 표면상에 다수의 개구를 가진 레지스트를 형성하는 단계;
    상기 레지스트를 마스크로 이용하여 상기 금속기판을 에칭함으로써 요부를 형성하는 단계; 및
    상기 레지스트를 마스크로 이용하여 상기 요부 상에 금속도금막을 형성함으로써 상기 금속포스트를 형성하는 단계에 의하여 형성되는 것을 특징으로 하는 플립칩형 반도체장치의 제조방법.
  12. 금속기판의 제1 표면상에 다수의 철부(凸部)를 형성하는 단계;
    상기 제1 표면상에 형성된 상기의 철부에 대응해서 상기 금속기판의 제2 표면상에 다수의 철부를 형성하는 단계;
    상기 제1 표면상에 형성된 상기 철부를 반도체 칩의 패드전극에 접속시키는 단계;
    상기 금속기판과 상기 반도체 칩 사이의 공간에 절연성 수지를 충진하여 절연수지층을 형성하는 단계;
    상기 금속기판의 상기 철부를 제외한 부분을 제거하여 상기 철부들을 구획하는 단계; 및
    상기 금속기판의 상기 제2 표면상에 형성된 철부 상에 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 플립칩형 반도체장치의 제조방법.
  13. 제12항에 있어서, 상기 다수의 철부들은
    상기 철부가 형성될 영역을 마스크하기 위한 레지스트를 형성하는 단계; 및
    상기 레지스트를 마스크로 이용하여 상기 금속기판을 에칭하는 단계에 의하여 형성되는 것을 특징으로 하는 플립칩형 반도체장치의 제조방법.
  14. 제12항에 있어서, 상기 다수의 철부들은
    상기 철부들이 형성될 영역에 개구를 가진 레지스트를 형성하는 단계;
    상기 개구로부터 노출된 상기 금속기판의 표면상에 금속도금막을 형성하는단계; 및
    상기 금속도금막을 마스크로 이용하여 상기 금속기판을 에칭하는 단계에 의하여 형성되는 것을 특징으로 하는 플립칩형 반도체장치의 제조방법.
  15. 제12항에 있어서, 상기 다수의 철부들은
    상기 금속기판을 프레스-몰딩(press-molding)함으로써 상기 금속기판의 표면에 요철(凹凸)부를 형성함으로써 형성되는 것을 특징으로 하는 플립칩형 반도체장치의 제조방법.
  16. 제12항에 있어서,
    상기 제1 표면상에 상기 철부들이 형성된 영역들은 상기 제2 표면상의 철부에 대해 일탈된 것을 특징으로 하는 플립칩형 반도체장치의 제조방법.
  17. 제12항에 있어서, 상기 다수의 철부들은
    상기 금속기판의 상기 제2 표면을 선택적으로 에칭하는 단계;
    에칭되지 않는 상기 제2 표면영역의 일부를 차폐하는 제1 레지스트를 마스크로 이용하여 상기 제2 표면을 에칭하는 단계; 및
    첫 번째 에칭으로 에칭되지 않은 상기 제2 표면의 영역 내에 있고 평면상에서 보았을 때 두 번째 에칭으로 에칭되지 않은 영역으로부터 일탈된 상기 제1 표면의 영역을 차폐하는 제2 레지스트를 마스크로 하여 상기 제1 표면을 에칭하는 단계에 의하여 형성되는 것을 특징으로 하는 플립칩형 반도체장치의 제조방법.
  18. 제12항에 있어서, 상기 절연수지층이 형성된 후 다수의 철부들이 상기 제2 표면상에 형성되는 것을 특징으로 하는 플립칩형 반도체장치의 제조방법.
  19. 제12항에 있어서, 상기 전극들이 형성된 후, 상기 전극을 제2 금속기판 상에 제공된 제2 철부에 접합시키는 단계;
    절연성 수지를 상기 제2 금속기판과 상기 절연수지층 사이의 공간에 충진하여 제2 절연수지층을 형성하는 단계;
    상기 제2 철부를 제외한 상기 제2 금속기판의 부분을 제거하여 상기 제2 철부들을 구획하는 단계; 및
    제2 전극을 상기 제2 철부 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 플립칩형 반도체장치의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101255954B1 (ko) * 2011-12-22 2013-04-23 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6818545B2 (en) 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US20070108609A1 (en) * 2001-07-19 2007-05-17 Samsung Electronics Co., Ltd. Bumped chip carrier package using lead frame and method for manufacturing the same
KR100445072B1 (ko) * 2001-07-19 2004-08-21 삼성전자주식회사 리드 프레임을 이용한 범프 칩 캐리어 패키지 및 그의제조 방법
JP2003151981A (ja) * 2001-11-16 2003-05-23 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP2003179099A (ja) * 2001-12-12 2003-06-27 Toshiba Corp 半導体装置およびその製造方法
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
JP3829325B2 (ja) 2002-02-07 2006-10-04 日本電気株式会社 半導体素子およびその製造方法並びに半導体装置の製造方法
KR100439407B1 (ko) * 2002-04-11 2004-07-09 삼성전기주식회사 반도체소자 패키지 제조방법
US6943056B2 (en) * 2002-04-16 2005-09-13 Renesas Technology Corp. Semiconductor device manufacturing method and electronic equipment using same
US7071537B2 (en) * 2002-05-17 2006-07-04 Ixys Corporation Power device having electrodes on a top surface thereof
US20040232562A1 (en) * 2003-05-23 2004-11-25 Texas Instruments Incorporated System and method for increasing bump pad height
TWI250640B (en) 2003-06-19 2006-03-01 Samsung Electronics Co Ltd Bipolar junction transistors and methods of manufacturing the same
WO2006035321A2 (en) * 2004-05-06 2006-04-06 United Test And Assembly Center, Ltd. Structurally-enhanced integrated circuit package and method of manufacture
JP2006093575A (ja) * 2004-09-27 2006-04-06 Hitachi Cable Ltd 半導体装置およびその製造方法
CN100461354C (zh) * 2004-09-28 2009-02-11 相丰科技股份有限公司 适用集成电路及发光二极管的封装方法
US7246434B1 (en) 2004-10-11 2007-07-24 Pericom Semiconductor Corp. Method of making a surface mountable PCB module
US7523852B2 (en) * 2004-12-05 2009-04-28 International Business Machines Corporation Solder interconnect structure and method using injection molded solder
US8033016B2 (en) * 2005-04-15 2011-10-11 Panasonic Corporation Method for manufacturing an electrode and electrode component mounted body
US7215032B2 (en) 2005-06-14 2007-05-08 Cubic Wafer, Inc. Triaxial through-chip connection
US8154131B2 (en) 2005-06-14 2012-04-10 Cufer Asset Ltd. L.L.C. Profiled contact
US7838997B2 (en) 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US8456015B2 (en) * 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
JP5253158B2 (ja) * 2005-06-14 2013-07-31 キューファー アセット リミテッド． エル．エル．シー． ポストおよびペネトレーション相互接続
US7687400B2 (en) 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7521806B2 (en) 2005-06-14 2009-04-21 John Trezza Chip spanning connection
US7560813B2 (en) 2005-06-14 2009-07-14 John Trezza Chip-based thermo-stack
US7851348B2 (en) 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US7786592B2 (en) 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US7781886B2 (en) 2005-06-14 2010-08-24 John Trezza Electronic chip contact structure
JP2007048887A (ja) * 2005-08-09 2007-02-22 Seiko Epson Corp 半導体装置およびその製造方法
US8063495B2 (en) 2005-10-03 2011-11-22 Rohm Co., Ltd. Semiconductor device
US7687397B2 (en) 2006-06-06 2010-03-30 John Trezza Front-end processed wafer having through-chip connections
CN101553903B (zh) * 2006-10-17 2012-08-29 丘费尔资产股份有限公司 晶片通孔形成方法
US20080135990A1 (en) * 2006-12-07 2008-06-12 Texas Instruments Incorporated Stress-improved flip-chip semiconductor device having half-etched leadframe
DE102007034402B4 (de) * 2006-12-14 2014-06-18 Advanpack Solutions Pte. Ltd. Halbleiterpackung und Herstellungsverfahren dafür
US7705613B2 (en) * 2007-01-03 2010-04-27 Abhay Misra Sensitivity capacitive sensor
US7803693B2 (en) * 2007-02-15 2010-09-28 John Trezza Bowed wafer hybridization compensation
US7598163B2 (en) * 2007-02-15 2009-10-06 John Callahan Post-seed deposition process
US7705632B2 (en) * 2007-02-15 2010-04-27 Wyman Theodore J Ted Variable off-chip drive
US7670874B2 (en) * 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
EP1968109A3 (en) * 2007-03-08 2012-08-01 Nissan Motor Co., Ltd. Semiconductor device and method of manufacturing the same
US7748116B2 (en) * 2007-04-05 2010-07-06 John Trezza Mobile binding in an electronic connection
US7850060B2 (en) * 2007-04-05 2010-12-14 John Trezza Heat cycle-able connection
US20080261392A1 (en) * 2007-04-23 2008-10-23 John Trezza Conductive via formation
US7960210B2 (en) * 2007-04-23 2011-06-14 Cufer Asset Ltd. L.L.C. Ultra-thin chip packaging
US8390107B2 (en) * 2007-09-28 2013-03-05 Intel Mobile Communications GmbH Semiconductor device and methods of manufacturing semiconductor devices
US7993979B2 (en) 2007-12-26 2011-08-09 Stats Chippac Ltd. Leadless package system having external contacts
US8120152B2 (en) * 2008-03-14 2012-02-21 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having marking and corner lead features and manufacturing methods thereof
US20100044850A1 (en) * 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US20110163430A1 (en) * 2010-01-06 2011-07-07 Advanced Semiconductor Engineering, Inc. Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof
US8264089B2 (en) 2010-03-17 2012-09-11 Maxim Integrated Products, Inc. Enhanced WLP for superior temp cycling, drop test and high current applications
US8476772B2 (en) * 2010-09-09 2013-07-02 Stats Chippac, Ltd. Semiconductor device and method of forming base substrate with recesses for capturing bumped semiconductor die
US8304277B2 (en) 2010-09-09 2012-11-06 Stats Chippac, Ltd. Semiconductor device and method of forming base substrate with cavities formed through etch-resistant conductive layer for bump locking
CN101976663B (zh) * 2010-09-27 2012-07-25 清华大学 一种无基板的倒装芯片的芯片尺寸封装结构
CN101976662B (zh) * 2010-09-27 2012-07-25 清华大学 一种无基板的输出端扇出型倒装芯片封装结构
US9165795B2 (en) * 2010-12-09 2015-10-20 Cypress Semiconductor Corporation High performance low profile QFN/LGA
KR101048427B1 (ko) 2010-12-23 2011-07-11 주식회사 고려반도체시스템 플립칩 본딩용 기판 이송 장치 및 이를 이용한 플립칩 본딩 방법
JP2012169440A (ja) * 2011-02-14 2012-09-06 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
KR101161204B1 (ko) 2011-04-21 2012-07-02 주식회사 고려반도체시스템 플립칩 본딩용 기판 이송 장치
KR101182576B1 (ko) 2011-04-21 2012-09-18 주식회사 고려반도체시스템 플립칩 본딩 방법
KR101182575B1 (ko) 2011-04-21 2012-09-18 주식회사 고려반도체시스템 플립칩 본딩 방법
CN107369668B (zh) 2011-07-22 2020-08-25 先进封装技术私人有限公司 用于制造半导体封装元件的半导体结构
TWI508241B (zh) 2011-10-20 2015-11-11 先進封裝技術私人有限公司 封裝基板、封裝基板製程、半導體元件之封裝結構及其製程
CN103137570B (zh) 2011-11-29 2016-02-10 先进封装技术私人有限公司 基板结构、半导体封装元件及基板结构的制造方法
US8952413B2 (en) 2012-03-08 2015-02-10 Micron Technology, Inc. Etched trenches in bond materials for die singulation, and associated systems and methods
JP5128712B1 (ja) * 2012-04-13 2013-01-23 ラピスセミコンダクタ株式会社 半導体装置
US9293402B2 (en) 2012-04-13 2016-03-22 Lapis Semiconductor Co., Ltd. Device with pillar-shaped components
TWI459517B (zh) * 2012-06-14 2014-11-01 矽品精密工業股份有限公司 封裝基板暨半導體封裝件及其製法
CN104425396A (zh) * 2013-09-02 2015-03-18 日月光半导体制造股份有限公司 半导体封装结构及其制造方法
KR20150072846A (ko) * 2013-12-20 2015-06-30 삼성전기주식회사 반도체 패키지 모듈
SG11201606399VA (en) * 2014-03-28 2016-09-29 Intel Corp Method and process for emib chip interconnections
CN105097758B (zh) * 2014-05-05 2018-10-26 日月光半导体制造股份有限公司 衬底、其半导体封装及其制造方法
JP6453625B2 (ja) * 2014-11-27 2019-01-16 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置
CN104810331B (zh) * 2015-03-10 2017-11-28 株洲南车时代电气股份有限公司 功率器件和生产其的方法
US9570381B2 (en) 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods
TWI562255B (en) * 2015-05-04 2016-12-11 Chipmos Technologies Inc Chip package structure and manufacturing method thereof
KR20170133486A (ko) 2015-08-21 2017-12-05 아사히 가세이 가부시키가이샤 감광성 수지 조성물, 폴리이미드의 제조 방법 및 반도체 장치
US11233031B2 (en) * 2015-12-09 2022-01-25 Texas Instruments Incorporated Flip-chip on leadframe having partially etched landing sites
KR102090449B1 (ko) 2016-03-31 2020-03-18 아사히 가세이 가부시키가이샤 감광성 수지 조성물, 경화 릴리프 패턴의 제조 방법 및 반도체 장치
WO2019107250A1 (ja) 2017-11-28 2019-06-06 旭化成株式会社 ネガ型感光性樹脂組成物及びその製造方法、並びに硬化レリーフパターンの製造方法
JP7210588B2 (ja) 2018-07-31 2023-01-23 旭化成株式会社 ネガ型感光性樹脂組成物、並びにこれを用いたポリイミド及び硬化レリーフパターンの製造方法
TWI736859B (zh) * 2019-03-18 2021-08-21 矽品精密工業股份有限公司 電子封裝件及其製法
JP2020173431A (ja) 2019-04-09 2020-10-22 旭化成株式会社 ネガ型感光性樹脂組成物、ポリイミドの製造方法および硬化レリーフパターンの製造方法
US20220291585A1 (en) 2019-07-29 2022-09-15 Asahi Kasei Kabushiki Kaisha Negative photosensitive resin composition, production method for polyimide, production method for cured relief pattern, and semiconductor device
US11164844B2 (en) * 2019-09-12 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Double etch stop layer to protect semiconductor device layers from wet chemical etch
US11018056B1 (en) * 2019-11-01 2021-05-25 Micron Technology, Inc. Encapsulated solder TSV insertion interconnect
US11088114B2 (en) 2019-11-01 2021-08-10 Micron Technology, Inc. High density pillar interconnect conversion with stack to substrate connection
US10998271B1 (en) 2019-11-01 2021-05-04 Micron Technology, Inc. High density pillar interconnect conversion with stack to substrate connection

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0476664B1 (en) * 1990-09-20 1995-07-05 Dainippon Screen Mfg. Co., Ltd. Method of forming small through-holes in thin metal plate
JPH06310563A (ja) * 1993-01-20 1994-11-04 Toshiba Corp 半導体装置および半導体装置の製造方法
JPH08115989A (ja) * 1994-08-24 1996-05-07 Fujitsu Ltd 半導体装置及びその製造方法
JP3264147B2 (ja) * 1995-07-18 2002-03-11 日立電線株式会社 半導体装置、半導体装置用インターポーザ及びその製造方法
US5847458A (en) * 1996-05-21 1998-12-08 Shinko Electric Industries Co., Ltd. Semiconductor package and device having heads coupled with insulating material
JPH10163368A (ja) * 1996-12-02 1998-06-19 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP3381593B2 (ja) * 1997-12-22 2003-03-04 松下電器産業株式会社 バンプ付電子部品の実装方法
US6933594B2 (en) * 1998-06-10 2005-08-23 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US6031282A (en) * 1998-08-27 2000-02-29 Advantest Corp. High performance integrated circuit chip package
JP4030200B2 (ja) * 1998-09-17 2008-01-09 株式会社ルネサステクノロジ 半導体パッケージおよびその製造方法
US6667541B1 (en) * 1998-10-21 2003-12-23 Matsushita Electric Industrial Co., Ltd. Terminal land frame and method for manufacturing the same
JP3314757B2 (ja) * 1999-05-07 2002-08-12 日本電気株式会社 半導体回路装置の製造方法
JP3690199B2 (ja) * 1999-08-06 2005-08-31 凸版印刷株式会社 半導体装置及びその製造方法
US6451627B1 (en) * 1999-09-07 2002-09-17 Motorola, Inc. Semiconductor device and process for manufacturing and packaging a semiconductor device
JP3629178B2 (ja) * 2000-02-21 2005-03-16 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置及びその製造方法
US6238952B1 (en) * 2000-02-29 2001-05-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6562660B1 (en) * 2000-03-08 2003-05-13 Sanyo Electric Co., Ltd. Method of manufacturing the circuit device and circuit device
US6348399B1 (en) * 2000-07-06 2002-02-19 Advanced Semiconductor Engineering, Inc. Method of making chip scale package
US6762118B2 (en) * 2000-10-10 2004-07-13 Walsin Advanced Electronics Ltd. Package having array of metal pegs linked by printed circuit lines
US20020094683A1 (en) * 2001-01-17 2002-07-18 Walsin Advanced Electronics Ltd Method for manufacturing chip size package and its structure
US6380062B1 (en) * 2001-03-09 2002-04-30 Walsin Advanced Electronics Ltd. Method of fabricating semiconductor package having metal peg leads and connected by trace lines

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101255954B1 (ko) * 2011-12-22 2013-04-23 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법
US8785789B2 (en) 2011-12-22 2014-07-22 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same

Also Published As

Publication number Publication date
KR100432643B1 (ko) 2004-05-22
US20010048166A1 (en) 2001-12-06
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US6503779B2 (en) 2003-01-07
US6759271B2 (en) 2004-07-06

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