KR100298285B1 - 보호구조를갖는반도체디바이스및그제조방법 - Google Patents

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나오또 기무라
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

반도체 집적회로 디바이스는 반도체 칩(21)과 볼 그리드 어레이(22a) 간에 보호 구조(23)를 포함하고, 상기 보호 구조는 반도체 칩(21) 표면에 결합된 폴리이미드 박막(23a)을 포함하며 또한 반도체 칩 표면 상의 패드(21c, 21d) 간에 접속된 도전성 스트립(22d, 22e)과 볼 그리드 어레이(22a)를 피복하는 후막 스트레스 완화층(23b)을 포함하며; 열적 스트레스가 볼 그리드 어레이에 가해질 때, 후막 스트레스 완화층은 상기 볼 그리드 어레이를 이동시켜 열적 스트레스를 흡수한다.

Description

보호 구조를 갖는 반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING SIMPLE PROTECTIVE STRUCTURE AND PROCESS OF FABRICATION THEREOF}
본 발명은 반도체 디바이스, 특히 볼 그리드 어레이와 반도체 칩 간의 보호구조를 갖는 반도체 디바이스와 그 제조 방법에 관한 것이다.
예를 들어, 반도체 집적회로 디바이스는 절연 기판 상에 장착된다. 집적회로는 견고한 기판 상의 도전성 패턴에 전기적으로 접속되고, 다음의 상호접속은 집적회로와 도전성 패턴 간에 사용된다.
도 1은 종래의 상호접속을 도시한다. 참조 번호 1은 반도체 칩을 나타내고, 여러 회로 부품(도시 안됨)은 반도체 칩 상에 집적된다. 회로 부품은 내부 신호 라인(도시 안됨)을 통해 접속되어, 집적회로를 형성한다. 도전성 패드(1a) 하나만이 도 1에 도시되어 있더라도, 복수개의 도전성 패드(1a)들은 반도체 칩(1)의 표면 상에 형성되고, 전기 신호는 도전성 패드(1a)를 통해 집적회로로/로부터 공급된다.
도전성 패드(1a)는 구리 스트립(2)에 접속된다. 구리 스트립(2)은 도전성 패드(1a)와 접촉 유지되는 부분에서 굽혀지고, 다른 부분들은 반도체 칩(1)의 표면으로부터 떨어져 있다. 엘라스토머(elastomer; 3)는 반도체 칩(1)의 표면 위에 도포되어, 구리 스트립(2)의 다른 부분과 반도체 칩(1)의 표면 사이에 삽입된다. 엘라스토머층(3)은 반도체 칩(1)과 견고한 기판(4) 간의 열팽창률 차이로 인한 열적 스트레스를 흡수하게 된다. 구리 스트립(2) 및 엘라스토머층(3)은 폴리이미드의 절연 테이프(5)로 피복되고, 구리 스트립(2)은 절연 테이프(5) 내에 형성된 홀에 노출된다. 솔더 볼(6)은 홀을 통해 구리 스트립(2)에 플럭스(pieces of flux)에 의해 결합되고, 견고한 기판(4) 상에 형성된 도전성 패턴(7)에 더 결합된다.
각 구리 스트립(2)의 접촉 부분은 다른 부분에 보다 반도체 칩(1)의 표면에 더 가깝고, 리세스(recess)는 접촉 부분 아래에 형성된다. 절연봉함제(insulating sealant; 8)는 각 접촉 부분 아래의 리세스를 충전한다.
다른 종래의 반도체 집적회로 디바이스는 도 2에 도시된 바와 같이, 반도체 칩(12)의 주변 영역에 도전성 패드(11)를 포함한다. 구리 스트립(13)은 도전성 패드(11)와 접촉 유지되고, 반도체 칩(12)의 표면으로부터 떨어지도록 굽혀진다. 엘라스토머층(14)은 반도체 칩(12)의 표면과 구리 스트립(13)의 다른 부분 사이에 삽입되고, 구리 스트립(13)의 다른 부분과 엘라스토머층(14)은 폴리이미드층(15)으로 피복된다. 홀은 구리 스트립(13)을 노출시키는 방식으로 폴리이미드층(15) 내에 형성되고, 솔더 볼(6)은 홀을 통해 구리 스트립(13)에 플럭스(pieces of flux)에 의해 결합된다. 구리 스트립(13)의 접촉 부분은 절연 봉함제(17) 내에 봉입된다. 따라서, 도 2에 도시된 종래의 반도체 집적회로 디바이스는 도전성 패드(11)의 위치를 제외하고는 도 1에 도시된 종래의 반도체 집적회로 디바이스와 그 구조가 유사하다.
또 다른 종래의 반도체 집적회로 디바이스는 도 3에 도시된다. 엘라스토머 시트(18a)는 접착 화합물(18c)에 의해 반도체 칩(18b)에 결합된다. 도전성 배선 스트립(18d, 18e, 18f, 18g, ...)은 합성 수지 테이프(18f)에 결합되고, 선정된 도전성 배선 스트립(18f/ 18g)은 반도체 칩(18b)의 패드(18h/ 18j)에 접속된다. 작은 원형 홀은 합성 수지 테이프(18f) 내에 형성되고, 솔더 볼(18k/ 18m)은 홀 내에 수용된다. 솔더 볼(18k/ 18m)은 플럭스에 의해 도전성 배선 패드(18d/ 18e)에 고정된다.
도 3에 도시된 종래의 반도체 집적회로 디바이스는 도 4a 내지 도 4f에 도시된 공정을 통해 제조된다. 먼저, 도전성 배선 스트립(18d, 18e, 18f, 18g, ...)은 합성 수지 테이프 상에서 패턴된다. 도전성 배선 스트립(18d, 18e, 18f, 18g, ...)은 도전성 배선 패턴(18n)을 형성하고, 이 도전성 배선 패턴(18n)은 합성 수지 테이프(18f) 내에 형성된 타원형 홀(18p) 위에서 연장된다. 결국, 엘라스토머 시트(18a)는 간격을 두고 합성 수지 테이프(18f)에 결합되고, 도 4a에 도시된 바와 같이, 타원형 홀(18p)에 의해 서로 격설된다.
결국, 접착 화합물(18c)은 엘라스토머 시트(18a)의 노출된 표면 위에 도포되어 있고, 반도체 칩(18b)은 도 4b에 도시된 바와 같이 엘라스토머 시트(18a)에 결합된다.
제조업자는 합성 수지 테이프(18f)를 뒤집으면, 작은 원형 리세스(18q)가 노출된다. 결합 툴(18r)은 도 4c에 도시된 바와 같이, 반도체 칩(18b)의 결합 패드에 대해 도전성 배선 패턴(18n)을 선택적으로 압착한다. 선정된 도전성 배선 스트립(18f/ 18g)은 반도체 칩(18b)을 향해 굽어 있고, 반도체 칩(18b)의 결합 패드(18h/ 18j)에 가열 결합된다.
결국, 디스펜서(18s)는 타원형 홀(18p)을 따라 이동되고, 액체 에폭시 수지는 도 4d에 도시된 바와 같이 디스펜서(18s)로부터 타원형 홀(18p) 내로 흐른다. 액체 에폭시 수지는 타원형 홀(18p) 내의 도전성 배선 패턴(18n)을 밀봉하고, 도 4e에 도시된 바와 같이 에폭시 수지층으로 고화된다.
마지막으로, 플럭스는 작은 원형 홀(18q)에 노출된 도전성 배선 패턴(18n)에 공급되고, 솔더 볼(18k/ 18m)은 작은 원형 홀(18q) 내에 삽입된다. 플럭스는 도4f에 도시된 바와 같이 솔더 볼(18k/ 18m)을 도전성 배선 패턴(18n)에 결합시킨다.
종래의 반도체 집적회로 디바이스에서의 문제점은 생산 비용이 비싸다는 것이다. 특히, 엘라스토머층(3/ 14)과 엘라스토머 시트(18a)는 너무 비싸서, 제조업자는 종래의 반도체 집적회로 디바이스의 높은 생산가에 아려움을 겪고 있다. 제조업자가 도전성 배선 패턴(18n)으로 합성 수지 테이프를 사용하면, 생산가는 더 증가된다. 각 엘라스토머 시트는 10엔이고, 도전성 배선 패턴을 갖는 합성 수지 테이프는 약 50엔이다. 합성 수지 테이프(18f)와 엘라스토머 시트(18a) 간의 접착 화합물은 각 엘라스토머 시트 당 1엔이다.
본 발명의 중요한 목적은 생산가가 낮은 반도체 디바이스를 제공하는 것이다.
본 발명의 다른 중요한 목적은 반도체 디바이스를 제조하기 위한 공정을 제공하는 것이다.
상기 목적들을 달성하기 위해서, 본 발명은 엘라스토머 시트 없이 반도체 칩으로부터 솔더 볼을 격설시켜, 열적 스트레스를 흡수할 것을 제안하고 있다.
본 발명의 한 특징에 따르면, 주 표면 상에 형성된 도전성 패드에 전기 소자가 접속되어 있는 반도체 칩, 주 표면을 피복하고 있고 도전성 패드가 노출되는 홀을 갖고 있는 절연층, 절연층 상에 형성되어 있고 도전성 패드에 각각 접속된 제1 부분을 갖는 도전성 스트립, 보호 절연층 보다 두껍고, 도전성 스트립을 피복하고 있으며 도전성 스트립의 제2 부분이 노출되는 홀을 갖고 있는 스트레스 완화층, 및스트레스 완화층 내의 홀 내에 수용되고 상기 제2 부분에 각각 솔더링되는 솔더 볼을 포함하는 반도체 디바이스가 제공된다.
본 발명의 다른 특징에 따르면, 주 표면 상에 형성된 도전성 패드에 전기 소자가 접속되어 있는 반도체 칩을 준비하는 단계, 도전성 패드가 노출되는 홀을 갖는 절연층으로 주 표면을 피복하는 단계, 도전성 패드에 접속된 제1 부분을 갖도록 절연층 상에 도전성 스트립을 각각 패터닝하는 단계, 도전성 스트립의 제2 부분을 제외하고, 보호 절연층보다 두꺼운 스트레스 완화층으로 이전 단계의 최종 구조를 피복하는 단계, 및 솔더 볼을 상기 제2 부분에 솔더링하는 단계를 포함하는 반도체 디바이스 제조 공정이 제공된다.
도 1은 종래의 볼 그리드 어레이 반도체 집적회로 디바이스의 구조를 도시하는 단면도.
도 2는 종래의 다른 볼 그리드 어레이 반도체 집적회로 디바이스의 구조를 도시하는 단면도.
도 3은 종래의 또 다른 볼 그리드 어레이 반도체 집적회로 디바이스의 구조를 도시하는 단면도.
도 4a 내지 도 4f는 볼 그리드 어레이 반도체 집적회로 디바이스를 제조하기 위한 종래의 공정을 도시하는 단면도.
도 5는 본 발명에 따른 반도체 집적회로 디바이스 내에 채택된 볼 그리드 어레이와 도전성 스트립 패턴을 도시하는 평면도.
도 6은 반도체 집적회로 디바이스의 구조를 도시하는 단면도.
도 7a 내지 도 7o는 반도체 집적회로 디바이스를 제조하기 위한 공정을 도시하는 단면도.
도 8은 본 발명에 따른 다른 반도체 집적회로 디바이스의 구조를 도시하는 단면도.
도 9는 본 발명에 따른 또 다른 반도체 집적회로 디바이스의 구조를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 반도체 칩
21a : 입력 트랜지스터
21c/ 21d : 도전성 패드
22 : 상호접속부
22a : 볼 그리드 어레이
22b : 도전성 스트립 패턴
22c : 솔더 볼
22d/ 22e : 도전성 스트립
23 : 보호 구조
23a : 절연층
23b : 스트레스 완화층
23c : 피복층
23d : 스페이서층
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
반도체 집적회로 디바이스의 구조
도 5 및 도 6은 본 발명을 구체화한 반도체 집적회로 디바이스를 도시한다. 도 5에서, 반도체 집적회로 디바이스는 부분적으로 절단되어, 볼 그리드 어레이 하부의 내부를 좀 더 이해하기 쉽도록 되어 있다.
반도체 집적회로 디바이스는 대개, 반도체 칩(21), 상호접속부(22) 및 보호 구조(23)를 포함하고 있다. 예를 들어, 입력 트랜지스터(21a)와 같은 복수개의 회로 부품은 반도체 기판 상에 형성되어, 조합 형태로 집적회로를 형성한다. 반도체 기판, 다층 도전성 패턴, 다층 층간 절연 구조 및 패시베이션층은 전체적으로 반도체 칩(21)을 구성한다. 집적회로는 도전성 패드(21c/ 21d)에 접속되고, 도전성 패드(21c/ 21d)는 반도체 칩(21)의 양측 표면의 주변 영역 상에 패턴된다.
상호접속부(22)는 볼 그리드 어레이(22a) 및 도전성 스트립 패턴(22b)을 포함한다. 솔더 볼(22c)은 반도체 칩(21) 위에서 행렬로 배열되어, 볼 그리드 어레이(22a)를 형성한다. 도전성 스트립 패턴(22b)은 도전성 패드(21c/ 21d)와 솔더 볼(22c) 간에 각각 접속된 복수개의 도전성 스트립(22d/ 22e)을 포함하고, 도전성 스트립(22d/ 22e)은 리드 프레임으로부터 분리되어 있다. 도전성 스트립(22d/ 22e)은 예를 들어, 구리, 알루미늄 또는 구리 적층 티타늄-텅스텐으로 형성되어 있다. 도전성 패드(21c/ 21d)는 홀에 노출되고, 홀은 도전성 스트립(22d/ 22e) 내에 형성된 리세스 RC의 원인이 된다. 도전성 스트립(22d/ 22e)은 제조업자가 반도체 칩(21)의 전체 표면 위에 솔더 볼(22c)을 배열할 수 있게 한다.
보호 구조(23)는 절연층(23a) 및 스트레스 완화층(23b)을 포함한다. 절연층(23a)은 폴리이미드로 형성되어, 도전성 스트립(22d/ 22e)과 도전성 패드(21c/ 21d) 간에 전기적 절연을 제공한다. 홀은 절연층(23a) 내에 형성되고, 도전성 패드(21c/ 21d)는 절연층(23a) 내의 홀에 노출된다. 도전성 스트립(22d/ 22e)은 도전성 패드(21c/ 21d)로부터 솔더 볼(22c)까지 절연층(23a) 상에서 연장된다.
스트레스 완화층(23b)은 폴리이미드의 피복층(23c) 및 에폭시 수지의 스페이서층(23d)을 포함한다. 도전성 스트립(22d/ 22e)은 폴리이미드에 강하게 부착되지 않는데, 이러한 이유로, 절연층(23a)과 피복층(23c) 사이에서 끼어서, 절연층(23a)으로부터 벗겨지지 않는다. 절연층(23a)은 스트레스 완화층(23b)과 쉽게 구별되게하기 위해 도 3에서 헤칭된다. 이 경우, 피복층(23c)은 10 미크론 두께이고, 스페이서층(23d)은 100 미크론 두께이다. 따라서, 반도체 칩(21)의 표면은 절연층(23a)으로 피복되고, 절연층(23a)은 도전성 스트립(22d/ 22e)과 서로 분리된다.
도전성 스트립 패턴(22b) 및 보호층(23a)은 스트레스 완화층(23b)으로 피복된다. 피복층(23c) 및 스페이서층(23d)은 부분적으로 제거되어, 도전성 스트립(22d/ 22e)이 스트레스 완화층(23b) 내에 형성된 홀에 노출되게 한다. 솔더 볼(22c)은 홀 내에 수용되어, 예를 들어, 납-주석 합금 SD와 같은 솔더 층에 의해 도전성 스트립(22d/ 22e)에 결합된다. 스트레스 완화층(23b)의 전체 두께는 110 미크론이고, 스트레스 완화층(23b)은 도전성 스트립(22d/ 22e)으로부터 솔더 볼(22c)을 넓게 격설시킨다. 열적 스트레스가 반도체 칩(21)과 견고한 기판(도시안됨) 간의 열팽창률 차이로 인해 솔더 볼(22c)에 가해지면, 솔더층 SD은 약간 변형되어 솔더 볼(22c)이 스트레스 완화층(23b) 내에 형성된 홀 내에서 측방향으로 이동되게 한다. 더욱이, 스트레스 완화층(23b)은 충분히 두꺼워, 솔더 볼(22c)이 스트레스 완화층(23b)의 작은 경사각 하에서 넓게 이동하도록 한다. 따라서, 솔더층 SD 및 두꺼운 스트레스 완화층(23b)은 열적 스트레스를 흡수한다.
상기 설명에서 알 수 있듯이, 도전성 스트립(22d/ 22e)은 폴리이미드층(23a) 상에서 패턴되고, 솔더층 SD, 피복층(23c) 및 스페이서층(23d)은 엘라스토머층 없이도 열적 스트레스를 흡수한다. 그 결과, 생산가는 확실히 감소한다.
피복층(23c)은 상부면을 평탄하게 만들 정도로 충분히 두껍고, 소정의 봉함제가 반도체 집적회로 디바이스에 필요하다.
제조 공정
도 5 및 도 6에 도시된 반도체 집적회로 디바이스는 다음과 같이 제조된다. 도 7a 내지 도 7o는 본 발명에 따른 반도체 집적회로 디바이스를 제조하기 위한 공정을 도시한다.
공정은 집적회로 디바이스가 이미 제조되어 있는 반도체 웨이퍼(31)의 준비부터 시작한다. 이 경우, 반도체 웨이퍼(31)는 원시 반도체 웨이퍼(31a), 이 원시 반도체 웨이퍼(31a) 상에 성장된 층간 절연층(31b), 이 층간 절연층(31b) 상에 패턴된 도전성 패드(31c), 및 이 도전성 패드(31c)를 피복하는 티타늄 나이트라이드의 패시베이션층을 포함한다. 반도체 집적회로 디바이스가 복수개의 도전성 패드(31c) 및 복수개의 솔더 볼을 갖더라도, 설명은 하나의 도전성 패드(31c) 및 하나의 솔더 볼에 대해서만 기술된다. 하나의 도전성 패드(31c)는 도 6에 도시된 도전성 패드(21c)에 대응한다. 감광성 폴리이미드(32)는 도 7a에 도시된 바와 같이 반도체 웨이퍼(31) 위에 도포되어 있다.
결국, 접촉 홀에 대한 패턴 이미지는 포토 마스크로부터 감광성 폴리이미드층(32)으로 전사되어, 감광성 폴리이미드층(32) 내에 잠상(latent image)을 형성한다. 감광성 폴리이미드층(32)은 유기 솔벤트로 처리되고, 접촉 홀(32a)은 도 7b에 도시된 바와 같이 감광성 폴리이미드층(32) 내에 형성된다. 감광성 폴리이미드층(32)은 도 7c에 도시된 바와 같이 리플로우되도록 베이크된다.
감광성 폴리이미드층(32)을 에칭 마스크로서 사용하면, 패시베이션층(31d)은선택적으로 에칭 제거되고, 접촉 홀(33)은 패시베이션층(31d) 내에 형성된다. 도전성 패드(31c)는 도 7d에 도시된 바와 같이 접촉 홀(33)에 노출된다. 감광성 폴리이미드층은 도 6에 도시된 절연층(23a)에 대응한다.
티타늄 텅스텐(Ti-W) 합금은 2000 옹스트롱 두께로 스퍼터링을 이용하여 최종 구조의 전체 표면 위에 피착되고, 구리는 또한 스퍼터링을 이용하여 티타늄 텅스텐 합금층(34a) 위에 3 미크론 두께로 피착된다. 티타늄 텅스텐 합금층(34a) 및 구리층(34b)은 도 7e에 도시된 바와 같이 최종 구조 상에 일치되게 연장된다.
포토-레지스트 솔루션은 구리층(34b)의 전체 표면 위에 도포되어 있고, 이 구리층(34b)을 포토-레지스트층이 피복하도록 베이크된다. 도전성 배선 패턴에 대한 패턴 이미지는 포토 마스크로부터 포토-레지스트층으로 전사되어, 포토-레지스트층 내에 잠상을 형성한다. 잠상은 도 7f에 도시된 바와 같이 포토-레지스트층으로부터 포토-레지스트 에칭 마스크(35)를 형성하기 위해 현상된다.
포토-레지스트 에칭 마스크(35)를 사용하면, 구리층(34b) 및 티타늄 텅스텐 합금층(34a)은 습식 에칭 기술을 이용하여 선택적으로 제거된다. 따라서, 티타늄 텅스텐 합금층(34a)과 구리층(34b)의 적층은 도 7g에 도시된 바와 같이 도전성 배선 스트립(36) 내에 패턴된다. 포토-레지스트 에칭 마스크(35)는 스트립 오프되고 (도 7h 참조), 감광성 폴리이미드는 최종 구조의 전체 표면 위에 도포되어, 10 미크론 두께의 감광성 폴리이미드층(37)을 형성한다. 패턴 이미지는 포토 마스크로부터 감광성 폴리이미드층(37)으로 전사되어, 감광성 폴리이미드층(37) 내에 잠상을 형성한다. 감광성 폴리이미드는 유기 솔벤트를 이용하여 선택적으로 제거되고,접촉 홀(38)은 감광성 폴리이미드층(37) 내에 형성된다. 도전성 배선 스트립(36)의 랜드부(36a)는 접촉 홀(38)에 노출되어, 솔더 볼들 중 하나에 할당된다. 감광성 폴리이미드층(37)은 리플로우되어, 피복층(23c)으로서의 역할을 한다 (도 7i 참조).
반도체 웨이퍼(31)는 반도체 칩(39)으로 분리되고, 반도체 칩(39)은 도 7j에 도시된 바와 같이 은 페이스트(41)를 사용하여 리드 프레임(40)에 결합된다. 따라서, 반도체 칩(39)은 리드 프레임(40)과 조립된다. 리드 프레임(40) 상에 장착된 반도체 칩(39)은 도 7k에 도시된 바와 같이 전사 몰딩 다이(42) 내에 배치되고, 에폭시 수지는 전사 몰딩 다이(42) 내에 주입된다.
리드 프레임(40) 상의 반도체 칩(39)은 전사 몰딩 다이(42)로부터 취출된다 (도 7l 참조). 에폭시 수지(43)는 스페이서층(23d)으로서의 역할을 하며, 접촉 홀(38) 내에 각각 자리 잡은 홀(44)들을 포함한다.
솔더(45)는 홀(44)에 공급되고, 솔더 볼(46)은 도 7m에 도시된 바와 같이 리세스(홀; 44) 내에 삽입된다. 솔더 볼(46)은 솔더(45)에 의해 랜드부(36a)에 결합된다. 이런 식으로, 솔더 볼(46)은 도 7n에 도시된 바와 같이 모든 홀(44) 내에 제공되어, 솔더 볼 어레이를 형성한다. 마지막으로, 리드 프레임(40)은 절단되고, 도 7o에 도시된 바와 같이 반도체 칩(39)과 함께 분리된다.
상기 설명에서 알 수 있듯이, 도 6에 도시된 반도체 집적회로 디바이스는 공정순으로 제조된다.
다른 디바이스 구조
도 8은 본 발명을 구체화한 다른 반도체 집적회로 디바이스를 도시한다. 반도체 집적회로 디바이스의 층들 및 스트립들은 상세한 설명이 없이도, 도 3 및 도 4에 도시된 반도체 집적회로 디바이스의 대응하는 층들 및 대응하는 스트립들을 나타내는 동일한 참조번호가 붙여진다.
도전층(31)은 도전성 스트립(22d/ 22e)의 접촉부 상에 덮이고, 도전성 와이어(32)는 도전층(31) 양측에 결합된다. 도전층(31)은 은으로 형성되고, 도전성 와이어(32)는 부분적으로 도전층(31) 위로 들어 올려진다. 도전성 와이어(32)는 다음과 같이 형성될 수 있다. 먼저, 작은 볼이 캐필러리(도시 안됨)로부터 돌출된 도전성 와이어의 랜딩 단부에 형성되고, 캐필러리는 아래로 향해 작은 볼을 도전층(31)에 대해 압착한다. 작은 볼은 도전층에 용해 결합된다. 그 후, 캐필러리는 위로 향하고, 도전성 와이어는 캐필러리로부터 도출된다. 캐필러리는 도전성 와이어를 클램프시키고, 아래로 향해 도전성 와이어를 도전층(31)에 대해 압착시킨다. 도전성 와이어는 다시 도전층(31)에 결합된다. 캐필러리는 위로 향해 도전성 와이어를 떼어내고(tear off), 도전성 와이어(32)는 도전층(31) 상에 남아 있게 된다.
도전성 와이어(32)는 스트레스 완화층(23b) 내에 형성된 리세스에 노출된다. 리세스를 한정하는 내부면은 예를 들어, 팔라듐(33)과 같은 귀금속으로 피복되고, 솔더층(34)은 팔라듐층(33) 상에 적층된다. 팔라듐은 내부면 상에 증착될 수 있고, 팔라듐층(33)은 솔더층(34)으로 덮일 수 있다. 솔더 볼(22c)은 솔더층(34)에 의해 정해진 리세스 내에 수용되어, 솔더층(34)에 결합된다.
도전성 와이어(32)는 제조업자로 하여금 스트레스 완화층(23b)의 두께를 증가시키게 하고, 리세스 RC는 스트레스 완화층(23b)의 상부면으로 전혀 이동하지 않는다. 솔더층(34)은 솔더 볼(22c)에 강하게 결합되고, 솔더 볼(22c)은 반도체 집적회로 디바이스로부터 전혀 분리되지 않는다.
도 9는 본 발명을 구체화한 또 다른 반도체 집적회로 디바이스를 도시한다. 반도체 집적회로 디바이스의 층들 및 스트립들은 상세한 설명이 없이도, 도 3 및 도 4에 도시된 반도체 집적회로 디바이스의 대응하는 층들 및 대응하는 스트립들을 나타내는 동일한 참조번호가 붙여진다.
도전성 스트립(22d)의 접촉부는 스트레스 완화층(23b) 내에 형성된 리세스에 노출되고, 은 층으로 덮인다. 내부면은 리세스를 한정하고, 증착 기술을 사용하여 예를 들어, 팔라듐과 같은 귀금속층으로 피복되고, 귀금속층(35)은 솔더층(36)으로 덮인다. 솔더 볼(22c)은 솔더층(36)에 의해 한정된 리세스 내에 수용되어, 솔더층(36)에 강하게 결합된다.
솔더층(36)은 솔더 볼(22c)에 대한 결합 강도를 증가시키고, 귀금속층은 저항 접촉을 향상시킨다.
반도체 집적회로 디바이스는 보호 구조를 가짐으로써, 열적 스트레스가 볼 그리드 어레이에 가해질 때 이를 흡수할 수 있어, 반도체 칩을 보호한다.
본 발명의 특정 실시예가 기술되었더라도, 이는 본 발명을 한정하는 것이 아니며, 본 분야의 숙련자들이라면 첨부된 청구범위를 벗어나지 않는 한도에서 본 발명이 다양하게 변형될 수 있음을 알 수 있을 것이다.

Claims (12)

  1. 반도체 디바이스에 있어서,
    주 표면 상에 형성된 도전성 패드(21d)들에 전기 소자(21a)들이 접속되어 있는 반도체 칩(21);
    상기 도전성 패드들에 접속되어, 상기 도전성 패드들로의/로부터의 전기 경로들을 제공하기 위한 인터페이스(22); 및
    상기 주 표면 상에 제공되어, 열적 스트레스로부터 상기 반도체 칩을 보호하기 위한 보호 구조(23)를 포함하며,
    상기 보호 구조(23)는,
    상기 주 표면을 피복하며 제1 홀들을 갖는 절연층(23a); 및
    상기 절연층보다 두꺼우며 제2 홀들을 갖는 절연성 스트레스 완화층(23b)을 포함하며,
    상기 인터페이스(22)는,
    상기 절연층 상에 형성되어, 상기 제1 홀들을 통해 상기 도전성 패드들에 각각 접속된 제1 부분들을 갖는 도전성 스트립(22d/ 22e)들; 및
    상기 절연성 스트레스 완화층 내에 형성된 상기 제2 홀들 내에 수용되어, 상기 제2 홀들을 통해 상기 도전성 스트립들의 제2 부분들에 각각 솔더링되는 솔더 볼(22c)들을 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 절연성 스트레스 완화층(23b) 내에 형성된 각각의 리세스(recess)의 형태를 한정하는 내부면을 피복하고 상기 도전성 스트립들 중 하나의 상기 제2 부분에 전기적으로 접속되는 귀금속층(33/ 35); 및
    상기 귀금속층 상에 적층되고 상기 솔더 볼들 중 하나에 결합되는 솔더층(34/ 36)
    을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  3. 제2항에 있어서, 상기 절연성 스트레스 완화층의 두께를 증가시키기 위해 상기 제2 부분과 상기 귀금속층 간에 제공된 리프터(lifter; 32)를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제3항에 있어서, 상기 리프터는, 상기 제2 부분 위로 중간 부분을 돌출시키는 방식으로 공간을 두고 상기 제2 부분에 그 양단이 결합된 도전성 와이어에 의해 형성되는 것을 특징으로 하는 반도체 디바이스.
  5. 제3항에 있어서, 상기 절연층, 상기 도전성 스트립들 및 상기 귀금속층은 각각 폴리이미드, 알루미늄 및 팔라듐으로 형성되는 것을 특징으로 하는 반도체 디바이스.
  6. 제1항에 있어서, 상기 절연성 스트레스 완화층(23b)은 피복층(23c) 및 상기 피복층 상에 적층된 스페이서층(23d)을 포함하며, 상기 피복층은 상기 절연층과의 사이에 상기 도전성 스트립(22d/ 22e)들이 끼워지도록 상기 절연층(23a)과 동일 재료로 형성되는 것을 특징으로 하는 반도체 디바이스.
  7. 제6항에 있어서, 상기 절연층(23a) 및 상기 피복층(23c)은 폴리이미드로 형성되고, 상기 스페이서층(23d)은 에폭시 수지로 형성되는 것을 특징으로 하는 반도체 디바이스.
  8. 제7항에 있어서, 상기 피복층(23c) 및 상기 스페이서층(23d)은 각각 약 10미크론 및 약 100 미크론 두께인 것을 특징으로 하는 반도체 디바이스.
  9. 반도체 디바이스 제조 방법에 있어서,
    a) 주 표면 상에 형성된 도전성 패드(31c)들에 전기 소자들이 접속되어 있는 반도체 웨이퍼(31)를 제조하는 단계;
    b) 상기 도전성 패드들이 노출되는 제1 홀(32a)들을 갖는 절연층(32)으로 상기 주 표면을 피복하는 단계;
    c) 상기 도전성 패드들에 각각 접속된 제1 부분들을 갖도록 상기 절연층 상에 도전성 스트립(36)들을 패터닝하는 단계;
    d) 상기 도전성 스트립들의 제2 부분들을 제외하고, 상기 절연층보다 두꺼운절연성 스트레스 완화층(37/ 43)으로 상기 단계 c)의 최종 구조체를 피복하는 단계; 및
    e) 솔더 볼(46)들을 상기 제2 부분들에 솔더링하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  10. 제9항에 있어서, 상기 단계 b)는
    b-1) 상기 주 표면 상에 감광성 폴리이미드를 도포하여 감광성 폴리이미드층(32)을 형성하는 단계;
    b-2) 상기 제1 홀(32a)들에 대한 패턴 이미지를 상기 감광성 폴리이미드층으로 전사시켜, 상기 감광성 폴리이미드층 내에 상기 제1 홀들의 잠상(latent image)을 형성하는 단계; 및
    b-3) 상기 감광성 폴리이미드층으로 형성된 상기 절연층 내에 상기 제1 홀들을 형성하도록 상기 잠상을 현상하는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  11. 제9항에 있어서, 상기 단계 d)는
    d-1) 상기 주 표면 상에 감광성 폴리이미드를 도포하여 감광성 폴리이미드층(37)을 형성하는 단계;
    d-2) 제2 홀들의 하부 부분(38)들에 대한 패턴 이미지를 상기 감광성 폴리이미드층으로 전사시켜, 상기 감광성 폴리이미드층 내에 상기 제2 홀들의 상기 하부부분들의 잠상을 형성하는 단계;
    d-3) 상기 감광성 폴리이미드층(37)으로 형성된 피복층 내에 상기 제2 홀들의 상기 하부 부분들을 형성하도록 상기 잠상을 현상하는 단계;
    d-4) 상기 반도체 웨이퍼(31)를 반도체 칩(39)들로 분리시키는 단계;
    d-5) 상기 반도체 칩(39)을 리드 프레임(40) 상에 실장하는 단계;
    d-6) 상기 단계 d-5)의 최종 구조체를 몰딩 다이(42) 내에 배치하는 단계; 및
    d-7) 용융된 에폭시 수지를 상기 몰딩 다이 내에 공급하여, 상기 에폭시 수지의 스페이서층(43)을 상기 피복층 상에 적층시키는 단계 -상기 스페이서층은 상기 제2 홀들의 상기 하부 부분들에 각각 접속된 상기 제2 홀들의 상부 부분(44)들을 가지며, 상기 도전성 스트립(36)들의 상기 제2 부분들은 상기 제2 홀들에 각각 노출됨 -
    를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  12. 제11항에 있어서, 상기 스페이서층(43)은 상기 피복층(37)보다 적어도 10배 두꺼운 것을 특징으로 하는 반도체 디바이스 제조 방법.
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