KR20020018929A - 회로 장치 및 그 제조 방법 - Google Patents

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다카노 야스아키
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Abstract

프린트 기판, 세라믹 기판, 플렉시블 시트 등이 지지 기판으로서 회로 소자가 실장된 회로 장치가 있다. 그러나 이들 지지 기판은 본래 불필요한 여분의 재료이다. 또한, 지지 기판의 두께가 회로 장치를 대형화하는 문제도 있었다.
도전박(60)에 분리홈(54)을 형성한 후, 회로 소자를 플립 칩 방식으로 실장하고, 이 도전박(60)을 지지 기판으로서 절연성 수지(50)를 피착시켜 반전한 후, 이번에는 절연성 수지(50)를 지지 기판으로서 도전박을 연마하여 도전로로서 분리하고 있다. 따라서, 지지 기판을 채용하지 않고도 도전로(51), 회로 소자(52)가 절연성 수지(50)에 지지된 회로 장치를 실현할 수 있다.

Description

회로 장치 및 그 제조 방법{CIRCUIT DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 회로 장치 및 그 제조 방법에 관한 것으로, 특히 지지 기판을 필요로 하지 않는 박형의 회로 장치 및 그 제조 방법에 관한 것이다.
종래, 전자 기기에 설치되는 회로 장치는 휴대 전화, 휴대용 컴퓨터 등에 채용되기 때문에 소형화, 박형화, 경량화가 요구되고 있다.
회로 장치로서 반도체 장치를 예를 들어 진술하면, 일반적인 반도체 장치로서, 종래 통상의 트랜스퍼 몰드로 밀봉된 패키지형 반도체 장치가 있다. 이 반도체 장치는 도 15와 같이 프린트 기판 PS에 실장된다.
또한 이 패키지형 반도체 장치는 반도체 칩(2)의 주위를 수지층(3)으로 피복하고, 이 수지층(3)의 측부로부터 외부 접속용 리드 단자(4)가 도출된 것이다.
그러나，이 패키지형 반도체 장치(1)는 리드 단자(4)가 수지층(3)으로부터 밖으로 나와 있고, 전체 사이즈가 커서 소형화, 박형화 및 경량화를 만족시킬 수 없었다.
그 때문에, 여러 회사가 경쟁하여 소형화, 박형화 및 경량화를 실현하기 위해 여러 가지 구조를 개발하고, 최근에는 CSP(Chip Size Package)라 불리는 칩 사이즈와 동등한 웨이퍼 스케일 CSP, 또는 칩 사이즈보다도 약간 큰 사이즈의 CSP가 개발되어 있다.
도 16은 지지 기판으로서 유리 에폭시 기판(5)을 채용한, 칩 사이즈보다도 약간 큰 CSP(6)를 도시하는 것이다. 여기서는 유리 에폭시 기판(5)에 트랜지스터 칩 T가 실장된 것으로서 설명한다.
이 유리 에폭시 기판(5)의 표면에는 제1 전극(7), 제2 전극(8) 및 다이패드(9)가 형성되고, 이면에는 제1 이면 전극(10)과 제2 이면 전극(11)이 형성되어 있다. 그리고 관통 구멍 TH를 통해 상기 제1 전극(7)과 제1 이면 전극(10)이 제2 전극(8)과 제2 이면 전극(11)이 전기적으로 접속되어 있다. 또한 다이 패드(9)에는 상기 베어의 트랜지스터 칩 T가 고착되고, 트랜지스터의 에미터 전극과 제1 전극(7)이 금속 세선(12)을 통해 접속되고, 트랜지스터의 베이스 전극과 제2 전극(8)이 금속 세선(12)을 통해 접속되어 있다. 또한, 트랜지스터 칩 T를 덮도록 유리 에폭시 기판(5)에 수지층(13)이 설치되어 있다.
상기 CSP(6)는 유리 에폭시 기판(5)을 채용하지만, 웨이퍼 스케일 CSP와 달리, 칩 T로부터 외부 접속용 이면 전극(10, 11)까지의 연장 구조가 간단하며, 저렴한 가격으로 제조할 수 있다는 장점을 갖는다.
또한 상술한 CSP(6)는 도 15와 같이, 프린트 기판 PS에 실장된다. 프린트 기판 PS에는 전기 회로를 구성하는 전극, 배선이 설치되고, 상기 CSP(6), 패키지형 반도체 장치(1), 칩 저항 CR 또는 칩 컨덴서 CC 등이 전기적으로 접속되어 고착된다.
그리고, 이 프린트 기판에서 구성된 회로는 여러 세트 내에 부착된다.
다음에, 이 CSP의 제조 방법을 도 17 및 도 18을 참조하여 설명한다. 또한, 도 18에서는 중앙의 유리 에폭시/플렉시블 기판이라고 하는 플로우도를 참조한다.
우선, 기재(지지 기판)로서 유리 에폭시 기판(5)을 준비하고, 이 양면에 절연성 접착제를 통해 동박(20, 21)을 압착시킨다 (이상 도 17의 (A) 참조).
계속해서, 제1 전극(7), 제2 전극(8), 다이 패드(9), 제1 이면 전극(10) 및 제2 이면 전극(11)에 대응하는 동박(20, 21)에 내 에칭성 레지스트(22)를 피복하고, 동박(20, 21)을 패터닝한다. 또한, 패터닝은 표면과 이면을 따로따로 하여도 좋다 (이상 도 17의 (B) 참조).
계속해서, 드릴이나 레이저를 이용하여 관통 구멍 TH를 위한 구멍을 상기 유리 에폭시 기판에 형성하고, 이 구멍에 도금을 실시하여 관통 구멍 TH를 형성한다. 이 관통 구멍 TH에 의해 제1 전극(7)과 제1 이면 전극(10), 제2 전극(8)과 제2 이면 전극(10)이 전기적으로 접속된다 (이상 도 17의 (C) 참조).
또한, 도면에서는 생략했지만, 본딩 포스트가 되는 제1 전극(7), 제2 전극(8)에 Au 도금을 실시함과 함께, 다이본딩 포스트가 되는 다이패드(9)에 Au 도금을 실시하여 트랜지스터 칩 T를 다이본딩한다.
마지막으로, 트랜지스터 칩 T의 에미터 전극과 제1 전극(7), 트랜지스터 칩 T의 베이스 전극과 제2 전극(8)을 금속 세선(12)을 통해 접속하고, 수지층(13)으로 피복하고 있다 (이상 도 17의 (D) 참조).
그리고, 필요에 따라, 다이싱하여 개개의 전기 소자로서 분리하고 있다. 도 17에서는 유리 에폭시 기판(5)에, 트랜지스터 칩 T가 하나밖에 설치되어 있지 않지만, 실제로는 트랜지스터 칩 T가 매트릭스형으로 여러개 설치되어 있다. 그 때문에, 마지막으로 다이싱 장치에 의해 개별 분리되어 있다.
이상의 제조 방법에 의해, 지지 기판(5)을 채용한 CSP형의 전기 소자가 완성된다. 이 제조 방법은 지지 기판으로서 플렉시블 시트를 채용하여도 마찬가지이다.
한편, 세라믹 기판을 채용한 제조 방법을 도 18 좌측의 플로우에 도시한다. 지지 기판인 세라믹 기판을 준비한 후, 관통 구멍을 형성하고, 그 후, 도전 페이스트를 사용하여 표면/이면의 전극을 인쇄하여 소결하고 있다. 그 후, 앞의 제조 방법의 수지층을 피복할 때까지는 도 17의 제조 방법과 동일하지만, 세라믹 기판은 매우 깨지기 쉽고, 플렉시블 시트나 유리 에폭시 기판과 달리 금방 부서지기 때문에 금형을 이용한 몰드를 할 수 없다는 문제가 있다. 그 때문에, 밀봉 수지를 포팅하고 경화한 후, 밀봉 수지를 평평하게 하는 연마를 실시하고, 마지막으로 다이싱 장치를 사용하여 개별 분리하고 있다.
도 16에 있어서, 트랜지스터 칩 T, 접속 수단(7~12)　및 수지층(13)은 외부와의 전기적 접속, 트랜지스터를 보호하는기 위해 필요한 구성 요소이지만, 이러한 구성 요소만으로 소형화, 박형화, 경량화를 실현하는 전기 회로 소자를 제공하는 것은 어려웠다.
또한, 지지 기판이 되는 유리 에폭시 기판(5)은 상술한 바와 같이 본래 불필요한 것이었다. 그러나, 제조 방법 상, 전극을 접합시키기 위해 지지 기판으로서 채용하고 있고, 이 유리 에폭시 기판(5)을 없앨 수 없었다.
그 때문에, 이 유리 에폭시 기판(5)을 채용함으로써 비용이 상승되고 또 유리 에폭시 기판(5)이 두껍기 때문에, 회로 소자로서 두껍게 되어 소형화, 박형화, 경량화에 한계가 있었다.
또한, 유리 에폭시 기판이나 세라믹 기판에서는 반드시 양면의 전극을 접속시키는 관통 구멍 형성 공정이 불가결하여 제조 공정이 길어지는 문제도 있었다.
또한, 금속 세선(12)은 루프를 그려 접속되기 때문에, 이것도 박형화의 큰 장해로 되었다.
본 발명은, 상술한 많은 과제를 감안하여 이루어진 것으로, 첫째로 전기적으로 분리된 복수의 도전로와, 원하는 상기 도전로 상에 표면 전극을 고착시킨 회로 소자와, 상기 회로 소자의 이면 전극을 원하는 상기 도전로와 접속하는 금속 접속판과, 상기 회로 소자를 피복하고 또한 상기 도전로를 일체로 지지하는 절연성 수지를 구비한 회로 장치를 제공함으로써, 구성 요소를 최소한으로 하여 종래의 과제를 해결하는 것이다.
둘째, 분리홈으로 전기적으로 분리된 복수의 도전로와, 원하는 상기 도전로 상에 표면 전극을 고착시킨 회로 소자와, 상기 회로 소자의 이면 전극을 원하는 상기 도전로와 접속하는 금속 접속판과, 상기 회로 소자를 피복하고 또한 상기 도전로 사이의 상기 분리홈에 충전되어 일체로 지지하는 절연성 수지를 구비한 회로 장치를 제공함으로써 분리홈에 충전된 절연성 수지에 의해 복수의 도전로를 일체로 지지하여 종래의 과제를 해결하는 것이다.
셋째, 분리홈으로 전기적으로 분리된 복수의 도전로와, 원하는 상기 도전로 상에 표면 전극을 고착시킨 회로 소자와, 상기 회로 소자의 이면 전극을 원하는 상기 도전로와 접속하는 금속 접속판과, 상기 회로 소자를 피복하고, 또한 상기 도전로 사이의 상기 분리홈에 충전되며 상기 도전로의 이면만을 노출시켜 일체로 지지하는 절연성 수지를 구비한 회로 장치를 제공함으로써, 도전로의 이면이 외부와의 접속을 제공할 수 있어 관통 구멍이 불필요하게 되어 종래의 과제를 해결하는 것이다.
넷째, 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에, 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과, 원하는 상기 도전로 상에 회로 소자의 표면 전극을 고착시키는 공정과, 상기 회로 소자의 이면 전극과 원하는 상기 도전로를 금속 접속판으로 접속하는 공정과, 상기회로 소자를 피복하여 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과, 상기 분리홈이 형성되어 있지 않은 두께 부분의 상기 도전박을 제거하는 공정을 구비하는 회로 장치의 제조 방법을 제공함으로써, 도전로를 형성하는 도전박이 개시 물질이며, 절연성 수지가 몰드될 때까지는 도전박이 지지 기능을 갖고, 몰드 후에는 절연성 수지가 지지 기능을 갖음으로써 지지 기판이 불필요하게 되어 종래의 과제를 해결할 수 있다.
다섯째, 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에, 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과, 원하는 상기 도전로 상에 복수의 회로 소자의 표면 전극을 고착시키는 공정과, 상기 회로 소자의 이면 전극과 원하는 상기 도전로를 금속 접속판으로 접속하는 공정과, 상기 복수의 회로 소자를 피복하여 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과, 상기 분리홈이 형성되어 있지 않은 두께 부분의 상기 도전박을 제거하는 공정과, 상기 절연성 수지를 절단하여 개별 회로 장치로 분리하는 공정을 구비하는 회로 장치의 제조 방법을 제공함으로써, 여러개의 회로 장치를 양산할 수 있어 종래의 과제를 해결할 수 있다.
도 1은 본 발명의 회로 장치를 설명하는 단면도.
도 2는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 회로 장치의 제조 방법을 설명하는 평면도.
도 8은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 회로 장치를 설명하는 단면도.
도 10은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 12는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 13은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 14는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 15는 종래의 회로 장치의 실장 구조를 설명하는 단면도.
도 16은 종래의 회로 장치를 설명하는 단면도.
도 17은 종래의 회로 장치의 제조 방법을 설명하는 단면도.
도 18은 종래의 회로 장치의 제조 방법과 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
＜도면의 주요 부분에 대한 부호의 설명＞
50 : 절연성 수지
51 : 도전로
52 : 회로 소자
53 : 회로 장치
54 : 분리홈
58 : 차양
(회로 장치를 설명하는 제1 실시예)
우선, 본 발명의 회로 장치에 관해 도 1을 참조하여 그 구조에 대하여 설명한다.
도 1에는 절연성 수지(50)에 매립된 도전로(51)를 갖고, 상기 도전로(51) 상에는 회로 소자(52)가 고착되어 상기 절연성 수지(50)로 도전로(51)를 지지하여 이루어지는 회로 장치(53)가 도시되어 있다.
본 구조는 회로 소자(52A, 52B), 복수의 도전로(51A, 51B, 51C, 51D)와, 이 도전로(51A, 51B, 51C, 51D)를 매립하는 절연성 수지(50)의 3개의 재료로 구성되고, 도전로(51) 사이에는 이 절연성 수지(50)로 충전된 분리홈(54)이 설치된다. 그리고, 절연성 수지(50)에 의해 상기 도전로(51)가 지지되어 있다.
절연성 수지(50)로서는 에폭시 수지 등의 열 경화성 수지, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지를 이용할 수 있다. 또한 절연성 수지는 금형을 이용하여 경화시키는 수지, 디핑, 도포를 하여 피복할 수 있는 수지라면 모든 수지를 채용할 수 있다.
또한, 도전로(51)로서는 Cu를 주재료로 한 도전박, Al을 주재료로 한 도전박, 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등을 이용할 수 있다. 물론, 다른 도전 재료로도 가능하며, 특히 에칭할 수 있는 도전재, 레이저로 증발시키는 도전재가 바람직하다.
또한, 회로 소자(52)는 표면 전극(521)　및 이면 전극(522)을 갖는 반도체 베어 칩(52A)과, 칩 저항, 칩 컨덴서 등의 칩 부품(52B)으로 구성되어 있지만, 이에 한정되지는 않는다. 반도체 베어 칩(52A)에 대해서는 나중에 도 8을 참조하여 상세히 진술하기 때문에, 여기서는 생략한다.
또한, 회로 소자(52)의 접속 수단으로서는 금속 접속판(55A), 납재로 이루어지는 도전볼, 편평한 도전볼, 땜납 등의 납재(55B), Ag 페이스트 등의 도전 페이스트(55C), 도전 피막 또는 이방성 도전성 수지 등이 있다. 이들 접속 수단은 회로 소자(52)의 종류, 회로 소자(52)의 실장 형태로 선택된다. 예를 들면, 반도체 베어 칩이면, 표면에 설치한 표면 전극(521)과 도전로(51)의 접속은 땜납 등의 납재(55B), Ag　페이스트 등의 도전　페이스트(55C)가 선택되고, 또한 이면 전극(522)과 도전로(51)의 접속은 땜납 등의 납재(55B)를 이용하여 금속 접속판(55A)에서 행한다. 표면 전극(521)으로서는 금 범프 등으로 형성한 돌기 전극을 이용하면 된다. 또한, 칩 저항, 칩 컨덴서는 땜납(55B)이 선택된다.
본 회로 장치는 도전로(51)를 밀봉 수지인 절연성 수지(50)로 지지하고 있기 때문에, 지지 기판이 불필요해져서 도전로(51), 회로 소자(52)　및 절연성 수지(50)로 구성된다. 이 구성은 본 발명의 특징이다. 종래의 기술란에서도 설명한 바와 같이, 종래의 회로 장치의 도전로는 지지 기판으로 지지되어 있거나, 리드 프레임으로 지지되어 있기　때문에, 본래 불필요한 구성이 부가되어 있다. 그러나, 본 회로 장치는 필요 최소한의 구성 요소로 구성되며, 지지 기판을 필요로 하지 않으므로, 박형이며 염가의 특징을 갖는다.
또한, 상기 구성 외에 회로 소자(52)를 피복하고, 또한 상기 도전로(52) 사이의 상기 분리홈(54)에 충전되어 일체로 지지하는 절연성 수지(50)를 갖고 있다.
이 도전로(51) 사이는 분리홈(54)이 되고, 여기에 절연성 수지(50)가 충전되어 상호 절연 가능한 장점을 갖는다.
또한, 회로 소자(52)를 피복하고, 또한 도전로(51) 사이의 분리홈(54)에 충전되며, 도전로(51)의 이면만을 노출하여 일체로 지지하는 절연성 수지(50)를 갖고있다.
이 도전로의 이면을 노출하는 점은 본 발명의 특징의 하나이다. 도전로의 이면이 외부와의 접속을 제공할 수 있어, 도 16과 같은 종래 구조의 관통 구멍 TH를 필요로 하지 않는다는 특징을 갖는다.
또한, 본 회로 장치는 분리홈(54)의 표면과 도전로(51)의 표면은 실질적으로 일치하고 있는 구조로 되어 있다. 본 구조는 본 발명의 특징이며, 도 16에 도시하는 이면 전극(10, 11)의 단차가 설치되지 않기 때문에, 회로 장치(53)를 그대로 수평으로 이동할 수 있는 특징을 갖는다.
또한, 본 회로 장치는 반도체 베어 칩(52A)을 표면 전극(521)을 하측을 향하여 플립 칩 방식으로 도전로(51A, 51B)에 고착시키므로, 종래와 같이 본딩 와이어의 루프를 필요로 하지 않아, 박형의 구조를 실현할 수 있는 특징도 갖는다.
(회로 장치를 설명하는 제2 실시예)
다음에 도 9에 도시된 회로 장치(56)를 설명한다.
본 구조는 도전로(51)의 표면에 도전 피막(57)이 형성되어 있고, 그 이외에는 도 1의 구조와 실질적으로 동일하다. 따라서, 이 도전 피막(57)에 대하여 설명한다.
제1 특징은 도전로나 회로 장치의 휘어짐을 방지하기 위해 도전 피막(57)을 설치하는 점이다.
일반적으로, 절연성 수지와 도전로 재료(이하, 제1 재료라 칭함)의 열 팽창 계수의 차에 의해 회로 장치 자신이 휘거나, 또한 도전로가 만곡하거나 박리된다.또한, 도전로(51)의 열전도율이 절연성 수지의 열전도율보다 우수하기 때문에, 도전로(51) 쪽이 먼저 온도 상승하여 팽창된다. 그 때문에, 제1 재료보다도 열팽창 계수가 작은 제2 재료를 피복함으로써 도전로의 휘어짐, 박리, 회로 장치의 휘어짐을 방지할 수 있다. 특히, 제1 재료로서 Cu를 채용한 경우, 제2 재료로서는 Au, Ni 또는 Pt 등이 좋다. Cu의 팽창률은 16.7×10-6이며, Au은 14×10-6, Ni은 12.8×10-6, Pt은 8.9×10-6이다.
제2 특징은 제2 재료에 의해 앵커 효과를 갖게 하는 점이다. 제2 재료에 의해 차양(58)이 형성되고, 또한, 도전로(51)와 피착한 차양(58)이 절연성 수지(50)에 매립되어 있기 때문에, 앵커 효과를 발생시켜 도전로(51)의 박리를 방지할 수 있는 구조가 된다.
(회로 장치의 제조 방법을 설명하는 제1 실시예)
다음에 도 2 내지 도 8 및 도 1을 참조하여 회로 장치(53)의 제조 방법에 대하여 설명한다.
우선, 도 2와 같이, 시트형의 도전박(60)을 준비한다. 이 도전박(60)은 납재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되며, 재료로서는 Cu를 주재료로 한 도전박, Al을 주재료와 도전박 또는 Fe-Ni 등의 합금으로 된 도전박 등이 채용된다.
도전박의 두께는 나중의 에칭을 고려하면 10㎛~300㎛ 정도가 바람직하며, 여기서는 70㎛(2온스)의 동박을 채용하였다. 그러나, 300㎛ 이상이나 10㎛ 이하도기본적으로는 상관 없다. 후술하는 바와 같이, 도전박(60)의 두께보다도 얕은 분리홈(61)을 형성할 수 있으면 된다.
또한, 시트형의 도전박(60)은 소정의 폭으로 롤형으로 감겨 준비되고, 이것이 후술하는 각 공정으로 반송되어도, 소정의 크기로 컷트된 도전박이 준비되어 후술하는 각 공정으로 반송되어도 좋다.
계속해서, 적어도 도전로(51)가 되는 영역을 제외한 도전박(60)을 도전박(60)의 두께보다도 얇게 제거하는 공정이 있다. 그리고 이 제거 공정에 의해 형성된 분리홈(61) 및 도전박(60)에 절연성 수지(50)를 피복하는 공정이 있다.
우선, 동박(60) 상에 포토레지스트(내 에칭 마스크) PR을 형성하고, 도전로(51)가 되는 영역을 제외한 도전박(60)이 노출되도록 포토레지스트 PR을 패터닝한다 (이상 도 3을 참조). 그리고, 상기 포토레지스트 PR을 통해 에칭하면 된다 (이상 도 4를 참조).
에칭에 의해 형성된 분리홈(61)의 깊이는 예를 들면 50㎛이고, 그 측면은 조면(粗面)으로 되기 때문에 절연성 수지(50)의 접착성이 향상된다.
또한 이 분리홈(61)의 측벽은, 모식적으로 스트레이트로 나타내고 있지만, 제거 방법에 따라 다른 구조가 된다. 이 제거 공정은 웨트 에칭, 드라이 에칭, 레이저에 의한 증발, 다이싱을 채용할 수 있다. 웨트 에칭의 경우, 에칭제는 염화 제2 철 또는 염화 제2 구리가 주로 채용되며, 상기 도전박은 에칭제 중에서 디핑되거나, 에칭제로 샤워링된다. 여기서 웨트 에칭은 일반적으로 비이방성으로 에칭되기 때문에 측면은 만곡 구조가 된다.
또한, 드라이 에칭의 경우에는 이방성, 비이방성으로 에칭이 가능하다. 현재로서는, Cu를 반응성 이온 에칭으로 제거하는 것은 불가능하다고 하지만, 스퍼터링으로 제거할 수 있다. 또한, 스퍼터링 조건에 따라 이방성, 비이방성으로 에칭할 수 있다.
또한, 레이저에서는 직접 레이저광에 노출시켜 분리홈을 형성할 수 있으며, 이 경우에는, 분리홈(61)의 측면은 스트레이트로 형성된다.
또한, 다이싱에서는 절곡된 복잡한 패턴을 형성하는 것은 불가능하지만, 격자형의 분리홈을 형성하는 것은 가능하다.
또한, 도 3에 있어서, 포토레지스트 대신 에칭액에 대하여 내식성이 있는 도전 피막을 선택적으로 피복하여도 좋다. 도전로가 되는 부분에 선택적으로 피착시키면, 이 도전 피막이 에칭 보호막이 되고, 레지스트를 채용하지 않고도 분리홈을 에칭할 수 있다. 이 도전 피막으로서 고려되는 재료는 Ag, Au, Pt 또는 Pd 등이다. 또한 이들 내식성의 도전 피막은 다이 패드, 본딩 패드로서 그대로 활용할 수 있는 특징을 갖는다.
계속해서, 도 5와 같이, 분리홈(61)이 형성된 도전박(60)에 회로 소자(52)를 전기적으로 접속하여 실장하는 공정이 있다.
회로 소자(52)로서는 트랜지스터, 다이오드, IC 칩 등의 반도체 소자, 칩 컨덴서, 칩 저항 등의 수동 소자이다.
여기서는 베어의 트랜지스터 칩(52A)의 베이스 전극이 되는 표면 전극(521)이 도전로(51A)에, 에미터 전극이 되는 표면 전극(521)이 도전로(51B)에 땜납 등의납재 또는 도전 페이스트(55B)로 플립 칩 방식으로 고착된다. 또한 트랜지스터 칩(52A)의 콜렉터 전극이 되는 이면 전극(522)은 L자형으로 절곡된 구리로 된 금속 접속판(55A)의 일단을 땜납 등의 납재 또는 도전 페이스트(55B)로 접속하고, 타단은 도전로(51C)와 마찬가지로 접속된다. 이 금속 접속판(55A)은 트랜지스터 칩(52A)의 이면은 전부 이면 전극(522)밖에 없기 때문에, 이형(異形) 부품 마운터를 이용하여 대략의 위치 정렬로 용이하게 마운트할 수 있다. 또한, 참조 번호(52B)는 칩 저항 등의 수동 소자이며, 땜납 등의 납재 또는 도전 페이스트(55B)로 고착된다.
또한, 도 6에 도시한 바와 같이, 상기 도전박(60) 및 분리홈(61)에 절연성 수지(50)를 부착하는 공정이 있다. 이것은 트랜스퍼 몰드, 사출 성형, 또는 디핑에 의해 실현할 수 있다. 수지 재료로서는 에폭시 수지 등의 열 경화성 수지가 트랜스퍼 몰드로 실현할 수 있고, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지는 사출 성형으로 실현할 수 있다.
본 실시예에서는 도전박(60) 표면에 피복된 절연성 수지의 두께는 회로 소자의 최정상부로부터 약 100㎛ 정도가 피복되도록 조정되어 있다. 이 두께는 강도를 고려하여 두껍게 하는 것도 얇게 하는 것도 가능하다.
본 공정의 특징은 절연성 수지(50)를 피복할 때까지는 도전로(51)가 되는 도전박(60)이 지지 기판이 되는 것이다. 종래에는 도 17과 같이 본래 불필요한 지지 기판(5)을 채용하여 도전로(7~11)를 형성하고 있지만, 본 발명에서는, 지지 기판이 되는 도전박(60)은 전극 재료로서 필요한 재료이다. 그 때문에, 구성 재료를 최대한 생략하여 작업할 수 있는 장점을 지니며, 비용의 절감도 실현할 수 있다.
또한, 분리홈(61)은 도전박의 두께보다도 얕게 형성되어 있기 때문에, 도전박(60)이 도전로(51)로서 개개로 분리되어 있지 않다. 따라서, 시트형의 도전박(60)으로서 일체로 처리할 수 있어, 절연성 수지를 몰드할 때 금형으로의 반송, 금형으로의 실장 작업이 매우 편해지는 특징을 갖는다.
계속해서, 도전박(60)의 이면을 화학적 및/또는 물리적으로 제거시켜 도전로(51)로서 분리하는 공정이 있다. 여기서 이 제거 공정은 연마, 연삭, 에칭, 레이저의 금속 증발 등에 의해 실시된다.
실험에서는 연마 장치 또는 연삭 장치에 의해 전면을 30㎛ 정도 깎고, 분리홈(61)으로부터 절연성 수지(50)를 노출시키고 있다. 이 노출되는 면을 도 6에서는 점선으로 나타내고 있다. 그 결과, 약 40㎛의 두께의 도전로(51)로 되어 분리된다. 또한 절연성 수지(50)가 노출되기 직전까지 도전박(60)을 전면 웨트　에칭하고, 그 후, 연마 또는 연삭 장치에 의해 전면을 깎아, 절연성 수지(50)를 노출시켜도 된다. 또한, 절연성 수지(50)가 노출될 때까지 도전박(60)을 전면 웨트 에칭하여 절연성 수지(50)를 노출시켜도 좋다.
이 결과, 절연성 수지(50)에 도전로(51)의 표면이 노출되는 구조가 된다. 그리고, 분리홈(61)이 깎여 도 1의 분리홈(54)이 된다 (이상 도 6 참조).
마지막으로, 필요에 따라서 노출된 도전로(51)에 땜납 등의 도전재를 피착시켜 회로 장치로서 완성된다.
또한, 도전로(51)의 이면에 도전 피막을 피착시키는 경우, 도 2의 도전박의이면에 도전 피막을 미리 형성하여도 좋다. 이 경우, 도전로에 대응하는 부분을 선택적으로 피착시키는 것이 좋다. 피착 방법은 예를 들면 도금이다. 또한, 이 도전 피막은 에칭에 대하여 내성이 있는 재료가 좋다. 또한, 이 도전 피막을 채용한 경우, 연마를 하지 않고 에칭만으로 도전로(51)로서 분리할 수 있다.
또한, 본 제조 방법에서는 도전박(60)에 트랜지스터와 칩 저항이 실장되어 있을 뿐이지만, 이것을 1단위로서 매트릭스형으로 배치하여도 좋고, 어느 한쪽의 회로 소자를 1단위로서 매트릭스형으로 배치하여도 좋다. 이 경우에는 후술하는 바와 같이 다이싱 장치로 개개로 분리된다.
이상의 제조 방법에 의해 절연성 수지(50)에 도전로(51)가 매립되고, 절연성 수지(50)의 이면과 도전로(51)의 이면이 일치하는 평탄한 회로 장치(56)를 실현할 수 있다.
본 제조 방법의 특징은 절연성 수지(50)를 지지 기판으로서 활용하여 도전로(51)의 분리 작업을 할 수 있도록 하는 점이다. 절연성 수지(50)는 도전로(51)를 매립하는 재료로서 필요한 재료이며, 도 17의 종래의 제조 방법과 같이, 지지 기판(5)을 필요로 하지 않는다. 따라서, 최소한의 재료로 제조할 수 있어, 비용의 절감을 실현할 수 있는 특징을 갖는다.
또한, 도전로(51) 표면으로부터의 절연성 수지의 두께는 이전 공정의 절연성 수지의 부착 시에 조정할 수 있다. 본 발명에서는 반도체 베어 칩(52A)을 플립 칩 방식으로 도전로(51)에 고착하기 때문에, 본딩 와이어를 배제할 수 있었다. 따라서, 실장되는 반도체 베어 칩(52A)의 두께에 의해 달라지지만, 회로 장치(56)로서의 두께는 매우 얇게 할 수 있는 특징을 갖는다. 여기서는 400㎛ 두께의 절연성 수지(50)에 40㎛의 도전로(51)와 회로 소자가 매립된 회로 장치가 된다 (이상 도 1을 참조).
도 7에 분리홈(61)을 형성한 후의 도전박(60)의 기판의 평면도를 도시한다. 이 기판은 크기가 45mm∼0mm이며, 검은 부분이 도전로(51)를 형성하고 있고, 흰 부분은 분리홈(61)을 형성하고 있다. 따라서, 회로 장치(53, 56)가 되는 부분은 5열 17행으로 매트릭스형으로 배열되고, 주변에는 위치 정렬 마크(611)나, 제조 중에 사용하는 인덱스 구멍(612) 등이 설치되어 있다.
도 8에 반도체 베어 칩(52A)의 구체적인 구조를 단면도로 도시한다. 반도체 베어 칩(52A)은 N형 반도체 기판(523)에 P형 베이스 영역(524), N형 에미터 영역(525)이 설치되고, 반도체 기판(523)의 절연막(526) 상에는 P형 베이스 영역(524) 및 N형 에미터 영역(525)과 접촉한 알루미늄 스퍼터 방식으로 형성된 기초 베이스 전극(527)과 기초 에미터 전극(528)이 설치된다. 이 기초 베이스 전극(527)과 기초 에미터 전극(528) 상에는 Pd/Ti 혹은 Au/TiW의 배리어 메탈층(529)을 설치하고, 이 위에 약 25㎛의 높이에 Au 도금층으로 형성한 베이스 표면 전극(521)과 에미터 표면 전극(521)을 설치한다. 또한, 반도체 기판(523)의 이면 전체에는 Au/Cr 등의 증착으로 이면 전극(522)이 설치되어 있다.
(회로 장치의 제조 방법을 설명하는 제2 실시예)
다음에 도 10 내지 도 14, 도 9를 참조하여 차양(58)을 갖는 회로 장치(56)의 제조 방법에 대하여 설명한다. 또한, 차양이 되는 제2 재료(70)가 피착되는 것이외에는 제1 실시예와 실질적으로 동일하기 때문에 상세한 설명은 생략한다.
우선 도 10과 같이, 제1 재료로 이루어진 도전박(60) 상에 에칭율이 작은 제2 재료(70)가 피복된 도전박(60)을 준비한다.
예를 들면, 동박 상에 Ni을 피착시키면, 염화 제2 철 또는 염화 제2 구리로 Cu와 Ni을 한번에 에칭할 수 있으며, 에칭율의 차에 의해 Ni이 차양(58)으로 되어 형성되기 때문에 바람직하다. 굵은 실선이 Ni이 되는 도전 피막(70)이며, 그 막 두께는 1~10㎛ 정도가 바람직하다. 또한 Ni의 막 두께가 두꺼울수록 차양(58)이 형성되기 쉽다.
또한, 제2 재료는 제1 재료와 선택 에칭할 수 있는 재료를 피복하여도 된다. 이 경우, 우선 제2 재료가 되는 피막을 도전로(51)의 형성 영역에 피복하도록 패터닝하고, 이 피막을 마스크로 하여 제1 재료가 되는 피막을 에칭하면 차양(58)을 형성할 수 있기 때문이다. 제2 재료로서는 Al, Ag, Au 등을 고려할 수 있다 (이상 도 10을 참조).
계속해서, 적어도 도전로(51)가 되는 영역을 제외한 도전박(60)을 도전박(60)의 두께보다도 얇게 제거하는 공정이 있다.
Ni(70) 상에 포토레지스트 PR을 형성하고, 도전로(51)가 되는 영역을 제외한 Ni(70)가 노출되도록 포토레지스트 PR을 패터닝하여 상기 포토레지스트를 통해 에칭하면 된다.
상술한 바와 같이, 염화 제2 철, 염화 제2 구리의 에칭제 등을 채용하여 에칭하면, Ni(70)의 에칭율이 Cu(60)의 에칭율보다 작기 때문에 에칭이 진행됨에 따라 차양(58)이 나오게 된다.
또한, 상기 분리홈(61)이 형성된 도전박(60)에 회로 소자(52)를 실장하는 공정(도 13), 상기 도전박(60) 및 분리홈(61)에 절연성 수지(50)를 피복하고, 도전박(60)의 이면을 화학적 및/또는 물리적으로 제거시켜 도전로(51)로서 분리하는 공정(도 14), 및 도전로 이면에 도전 피막을 형성하여 완성까지의 공정(도 9)은 상술한 제조 방법과 동일하기 때문에 그 설명은 생략한다.
이상의 설명으로부터 명백한 바와 같이, 본 발명에서는 회로 장치, 도전로 및 절연성 수지의 필요 최소한으로 구성되며, 자원에 낭비가 없는 회로 장치로 된다. 따라서, 완성될 때까지 여분의 구성 요소가 없어, 비용을 대폭 절감시킬 수 있는 회로 장치를 실현할 수 있다.
또한, 반도체 베어 칩을 플립 칩 방식으로 도전로에 고착시키기 때문에, 본딩 와이어가 불필요하게 되어, 절연성 수지의 피복막 두께, 도전박의 두께를 최적치로 함으로써 높이가 0.5mm 이하인 박형화가 도모됨과 동시에 소형 경량화된 회로 장치를 실현할 수 있다.
또한, 도전로의 이면만을 절연성 수지로부터 노출하고 있기 때문에, 도전로의 이면이 즉시 외부와의 접속을 제공할 수 있어, 도 16과 같은 종래 구조의 이면 전극 및 관통 구멍이 불필요하게 되는 이점을 갖는다.
또한, 본 회로 장치는 분리홈의 표면과 도전로의 표면은 실질적으로 일치하고 있는 평탄한 표면을 갖는 구조가 되어 있고, 좁은 피치 QFP 실장 시에는 회로장치 자신을 땜납의 표면 장력으로 그대로 수평 이동할 수 있기 때문에, 전극 편차의 수정이 매우 용이해진다.
또한, 도전로의 표면에 제2 재료를 형성하고 있기 때문에, 열팽창 계수의 차이에 의해 실장 기판의 휘어짐, 특히 가늘고 긴 배선의 휘어짐 또는 박리를 억제할 수 있다.
또한, 도전로의 표면에 제2 재료로 된 피막을 형성함으로써, 도전로에 피착된 차양을 형성할 수 있다. 따라서, 앵커 효과를 발생시켜 도전로의 휘어짐, 박리를 방지할 수 있다.
또한, 본 발명의 회로 장치의 제조 방법에서는 도전로의 재료가 되는 도전박 자체를 지지 기판으로서 기능시켜 분리홈의 형성시 또는 회로 소자의 실장, 절연성 수지의 피착시까지는 도전박으로 전체를 지지하고, 또한 도전박을 각 도전로로서 분리할 때는 절연성 수지를 지지 기판으로 기능시키고 있다. 따라서, 회로 소자, 도전박, 절연성 수지의 필요 최소한으로 제조할 수 있다. 종래예에서 설명한 바와 같이, 본래 회로 장치를 구성하는 데에 있어서 지지 기판이 불필요하게 되고, 비용면에서도 염가로 할 수 있다. 또한, 지지 기판이 불필요한 점, 도전로가 절연성 수지에 매립되어 있는 점, 또한 절연성 수지와 도전박의 두께의 조정이 가능하며, 또한 본딩 와이어를 필요로 하지 않음으로써 매우 얇은 회로 장치를 형성할 수 있다는 장점도 있다.
또한, 도 18로부터 명백한 바와 같이, 관통 구멍의 형성 공정, 도체의 인쇄 공정(세라믹 기판의 경우) 등을 생략할 수 있기 때문에, 종래보다 제조 공정을 대폭 단축할 수 있어, 전체 공정을 단축시킬 수 있다는 이점을 갖는다. 또한, 프레임 금형도 전혀 불필요하여 납기가 매우 짧아지는 제조 방법이다.
다음에, 도전박의 두께보다도 얇게 제거하는 공정(예를 들면, 하프 에칭)까지는 도전로를 개개로 분리하지 않고 처리할 수 있기 때문에, 매우 작은 기판에 많은 회로 장치를 집적화하여 제조하므로, 작업성이 향상되는 특징도 갖는다.
또한, 도전로와 절연성 수지로 동일면을 형성하기 때문에 실장된 회로 장치는 실장 기판 상의 도전로 상측면에 맞닿지 않고 어긋날 수 있다. 특히, 위치가 어긋나 실장된 회로 장치를 수평 방향으로 어긋나게 하여 재배치할 수 있다. 또한, 회로 장치의 실장 후, 납재가 녹아 있으면, 어긋나 실장된 회로 장치는 녹은 납재의 표면 장력에 의해 도전로 상부로 스스로 되돌아가서 회로 장치 자신에 의한 재배치가 가능해진다.

Claims (23)

  1. 전기적으로 분리된 복수의 도전로와, 원하는 상기 도전로 상에 표면 전극을 고착시킨 회로 소자와, 상기 회로 소자의 이면 전극을 원하는 상기 도전로와 접속하는 금속 접속판과, 상기 회로 소자를 피복하고 상기 도전로를 일체로 지지하는 절연성 수지
    를 포함하는 것을 특징으로 하는 회로 장치.
  2. 분리홈으로 전기적으로 분리된 복수의 도전로와, 원하는 상기 도전로 상에 표면 전극을 고착시킨 회로 소자와, 상기 회로 소자의 이면 전극을 원하는 상기 도전로와 접속하는 금속 접속판과, 상기 회로 소자를 피복하고 상기 도전로 사이의 상기 분리홈에 충전되어 일체로 지지하는 절연성 수지
    를 포함한 것을 특징으로 하는 회로 장치.
  3. 분리홈으로 전기적으로 분리된 복수의 도전로와, 원하는 상기 도전로 상에 표면 전극을 고착시킨 회로 소자와, 상기 회로 소자의 이면 전극을 원하는 상기 도전로와 접속하는 금속 접속판과, 상기 회로 소자를 피복하고 상기 도전로 사이의 상기 분리홈에 충전되어 상기 도전로의 이면만을 노출하여 일체로 지지하는 절연성 수지
    를 포함한 것을 특징으로 하는 회로 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 도전로는 Cu, Al, Fe-Ni 중 어느 하나의 도전박으로 구성되는 것을 특징으로 하는 회로 장치.
  5. 제4항에 있어서,
    상기 도전로 상면에 상기 도전로와는 다른 금속 재료로 이루어진 도전 피막을 설치하는 것을 특징으로 하는 회로 장치.
  6. 제5항에 있어서,
    상기 도전 피막은 Ni, Au 혹은 Ag 도금으로 구성되는 것을 특징으로 하는 회로 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 회로 소자는 반도체 베어 칩으로 구성되는 것을 특징으로 하는 회로 장치.
  8. 제7항에 있어서,
    상기 회로 소자는 트랜지스터로 구성되는 것을 특징으로 하는 회로 장치.
  9. 제2항 내지 제3항 중 어느 한 항에 있어서,
    상기 도전로의 이면과 상기 분리홈 사이에 충전된 절연성 수지의 이면을 실질적으로 평탄하게 하는 것을 특징으로 하는 회로 장치.
  10. 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에, 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과,
    원하는 상기 도전로 상에 회로 소자의 표면 전극을 고착시키는 공정과,
    상기 회로 소자의 이면 전극과 원하는 상기 도전로를 금속 접속판으로 접속하는 공정과,
    상기 회로 소자를 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과,
    상기 분리홈이 형성되어 있지 않은 두께 부분의 상기 도전박을 제거하는 공정
    을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  11. 도전박을 준비하고, 상기 도전박 표면의 적어도 도전로가 되는 영역에 내식성의 도전 피막을 형성하는 공정과,
    적어도 도전로가 되는 영역을 제외한 상기 도전박에, 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과,
    원하는 상기 도전로 상에 회로 소자의 표면 전극을 고착시키는 공정과,
    상기 회로 소자의 이면 전극과 원하는 상기 도전로를 금속 접속판으로 접속하는 공정과,
    상기 회로 소자를 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과,
    상기 분리홈이 형성되어 잇지 않은 두께 부분의 상기 도전박을 제거하는 공정
    을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  12. 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과,
    원하는 상기 도전로 상에 회로 소자의 표면 전극을 고착시키는 공정과,
    상기 회로 소자의 이면 전극과 원하는 상기 도전로를 금속 접속판으로 접속하는 공정과,
    상기 회로 소자를 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과,
    상기 분리홈이 형성되어 있지 않은 두께 부분의 상기 도전박을 제거하는 공정과,
    상기 절연성 수지를 절단하여 개별 회로 장치로 분리하는 공정
    을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  13. 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과,
    원하는 상기 도전로 상에 복수의 회로 소자의 표면 전극을 고착시키는 공정과,
    상기 회로 소자의 이면 전극과 원하는 상기 도전로를 금속 접속판으로 접속하는 공정과,
    상기 복수의 회로 소자를 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과,
    상기 분리홈이 형성되어 있지 않은 두께 부분의 상기 도전박을 제거하는 공정과,
    상기 절연성 수지를 절단하여 개별 회로 장치로 분리하는 공정
    을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  14. 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과,
    원하는 상기 도전로 상에 회로 소자의 표면 전극을 고착시키는 공정과,
    상기 회로 소자의 이면 전극과 원하는 상기 도전로를 금속 접속판으로 접속하는 공정과,
    상기 회로 소자를 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과,
    상기 분리홈이 형성되어 있지 않은 두께 부분의 상기 도전박을 이면에서 똑같이 제거하여 상기 도전로의 이면과 상기 분리홈 사이의 상기 절연성 수지를 실질적으로 평탄면으로 하는 공정
    을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  15. 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과,
    원하는 상기 도전로 상에 회로 소자의 표면 전극을 고착시키는 공정과,
    상기 회로 소자의 이면 전극과 원하는 상기 도전로를 금속 접속판으로 접속하는 공정과,
    상기 회로 소자를 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과,
    상기 분리홈을 설치하고 있지 않은 두께 부분의 상기 도전박을 이면에서 똑같이 제거하여 상기 도전로의 이면과 상기 분리홈 사이의 상기 절연성 수지를 실질적으로 평탄면으로 하는 공정과,
    상기 절연성 수지를 절단하여 개별 회로 장치로 분리하는 공정
    을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  16. 제10항 내지 제15항 중 어느 한 항에 있어서,
    상기 도전박은 Cu, Al, Fe, Ni 중 어느 하나로 구성되는 것을 특징으로 하는회로 장치의 제조 방법.
  17. 제11항에 있어서,
    상기 도전 피막은 Ni, Au 혹은 Ag 도금으로 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  18. 제10항 내지 제15항 중 어느 한 항에 있어서,
    상기 도전박에 선택적으로 형성되는 상기 분리홈은 화학적 혹은 물리적 에칭에 의해 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 도전 피막을 상기 분리홈 형성 시의 마스크의 일부로서 사용하는 것을 특징으로 하는 회로 장치의 제조 방법.
  20. 제10항 내지 제15항 중 어느 한 항에 있어서,
    상기 회로 소자는 반도체 베어 칩을 고착시키는 것을 특징으로 하는 회로 장치의 제조 방법.
  21. 제10항 내지 제15항 중 어느 한 항에 있어서,
    상기 금속 접속판은 땜납 혹은 도전 페이스트로 고착되는 것을 특징으로 하는 회로 장치의 제조 방법.
  22. 제10항 내지 제15항 중 어느 한 항에 있어서,
    상기 절연성 수지는 트랜스퍼 몰드로 부착되는 것을 특징으로 하는 회로 장치의 제조 방법.
  23. 제12항, 제13항 또는 제15항 중 어느 한 항에 있어서,
    상기 절연성 수지는 다이싱에 의해 개별 회로 장치로 분리되는 것을 특징으로 하는 회로 장치의 제조 방법.
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