KR20020018929A - 회로 장치 및 그 제조 방법 - Google Patents
회로 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20020018929A KR20020018929A KR1020010007482A KR20010007482A KR20020018929A KR 20020018929 A KR20020018929 A KR 20020018929A KR 1020010007482 A KR1020010007482 A KR 1020010007482A KR 20010007482 A KR20010007482 A KR 20010007482A KR 20020018929 A KR20020018929 A KR 20020018929A
- Authority
- KR
- South Korea
- Prior art keywords
- conductive
- conductive path
- circuit element
- insulating resin
- separation groove
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Insulated Metal Substrates For Printed Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
Description
Claims (23)
- 전기적으로 분리된 복수의 도전로와, 원하는 상기 도전로 상에 표면 전극을 고착시킨 회로 소자와, 상기 회로 소자의 이면 전극을 원하는 상기 도전로와 접속하는 금속 접속판과, 상기 회로 소자를 피복하고 상기 도전로를 일체로 지지하는 절연성 수지를 포함하는 것을 특징으로 하는 회로 장치.
- 분리홈으로 전기적으로 분리된 복수의 도전로와, 원하는 상기 도전로 상에 표면 전극을 고착시킨 회로 소자와, 상기 회로 소자의 이면 전극을 원하는 상기 도전로와 접속하는 금속 접속판과, 상기 회로 소자를 피복하고 상기 도전로 사이의 상기 분리홈에 충전되어 일체로 지지하는 절연성 수지를 포함한 것을 특징으로 하는 회로 장치.
- 분리홈으로 전기적으로 분리된 복수의 도전로와, 원하는 상기 도전로 상에 표면 전극을 고착시킨 회로 소자와, 상기 회로 소자의 이면 전극을 원하는 상기 도전로와 접속하는 금속 접속판과, 상기 회로 소자를 피복하고 상기 도전로 사이의 상기 분리홈에 충전되어 상기 도전로의 이면만을 노출하여 일체로 지지하는 절연성 수지를 포함한 것을 특징으로 하는 회로 장치.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 도전로는 Cu, Al, Fe-Ni 중 어느 하나의 도전박으로 구성되는 것을 특징으로 하는 회로 장치.
- 제4항에 있어서,상기 도전로 상면에 상기 도전로와는 다른 금속 재료로 이루어진 도전 피막을 설치하는 것을 특징으로 하는 회로 장치.
- 제5항에 있어서,상기 도전 피막은 Ni, Au 혹은 Ag 도금으로 구성되는 것을 특징으로 하는 회로 장치.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 회로 소자는 반도체 베어 칩으로 구성되는 것을 특징으로 하는 회로 장치.
- 제7항에 있어서,상기 회로 소자는 트랜지스터로 구성되는 것을 특징으로 하는 회로 장치.
- 제2항 내지 제3항 중 어느 한 항에 있어서,상기 도전로의 이면과 상기 분리홈 사이에 충전된 절연성 수지의 이면을 실질적으로 평탄하게 하는 것을 특징으로 하는 회로 장치.
- 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에, 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과,원하는 상기 도전로 상에 회로 소자의 표면 전극을 고착시키는 공정과,상기 회로 소자의 이면 전극과 원하는 상기 도전로를 금속 접속판으로 접속하는 공정과,상기 회로 소자를 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과,상기 분리홈이 형성되어 있지 않은 두께 부분의 상기 도전박을 제거하는 공정을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
- 도전박을 준비하고, 상기 도전박 표면의 적어도 도전로가 되는 영역에 내식성의 도전 피막을 형성하는 공정과,적어도 도전로가 되는 영역을 제외한 상기 도전박에, 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과,원하는 상기 도전로 상에 회로 소자의 표면 전극을 고착시키는 공정과,상기 회로 소자의 이면 전극과 원하는 상기 도전로를 금속 접속판으로 접속하는 공정과,상기 회로 소자를 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과,상기 분리홈이 형성되어 잇지 않은 두께 부분의 상기 도전박을 제거하는 공정을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
- 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과,원하는 상기 도전로 상에 회로 소자의 표면 전극을 고착시키는 공정과,상기 회로 소자의 이면 전극과 원하는 상기 도전로를 금속 접속판으로 접속하는 공정과,상기 회로 소자를 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과,상기 분리홈이 형성되어 있지 않은 두께 부분의 상기 도전박을 제거하는 공정과,상기 절연성 수지를 절단하여 개별 회로 장치로 분리하는 공정을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
- 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과,원하는 상기 도전로 상에 복수의 회로 소자의 표면 전극을 고착시키는 공정과,상기 회로 소자의 이면 전극과 원하는 상기 도전로를 금속 접속판으로 접속하는 공정과,상기 복수의 회로 소자를 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과,상기 분리홈이 형성되어 있지 않은 두께 부분의 상기 도전박을 제거하는 공정과,상기 절연성 수지를 절단하여 개별 회로 장치로 분리하는 공정을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
- 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과,원하는 상기 도전로 상에 회로 소자의 표면 전극을 고착시키는 공정과,상기 회로 소자의 이면 전극과 원하는 상기 도전로를 금속 접속판으로 접속하는 공정과,상기 회로 소자를 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과,상기 분리홈이 형성되어 있지 않은 두께 부분의 상기 도전박을 이면에서 똑같이 제거하여 상기 도전로의 이면과 상기 분리홈 사이의 상기 절연성 수지를 실질적으로 평탄면으로 하는 공정을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
- 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과,원하는 상기 도전로 상에 회로 소자의 표면 전극을 고착시키는 공정과,상기 회로 소자의 이면 전극과 원하는 상기 도전로를 금속 접속판으로 접속하는 공정과,상기 회로 소자를 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과,상기 분리홈을 설치하고 있지 않은 두께 부분의 상기 도전박을 이면에서 똑같이 제거하여 상기 도전로의 이면과 상기 분리홈 사이의 상기 절연성 수지를 실질적으로 평탄면으로 하는 공정과,상기 절연성 수지를 절단하여 개별 회로 장치로 분리하는 공정을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제10항 내지 제15항 중 어느 한 항에 있어서,상기 도전박은 Cu, Al, Fe, Ni 중 어느 하나로 구성되는 것을 특징으로 하는회로 장치의 제조 방법.
- 제11항에 있어서,상기 도전 피막은 Ni, Au 혹은 Ag 도금으로 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제10항 내지 제15항 중 어느 한 항에 있어서,상기 도전박에 선택적으로 형성되는 상기 분리홈은 화학적 혹은 물리적 에칭에 의해 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제17항에 있어서,상기 도전 피막을 상기 분리홈 형성 시의 마스크의 일부로서 사용하는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제10항 내지 제15항 중 어느 한 항에 있어서,상기 회로 소자는 반도체 베어 칩을 고착시키는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제10항 내지 제15항 중 어느 한 항에 있어서,상기 금속 접속판은 땜납 혹은 도전 페이스트로 고착되는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제10항 내지 제15항 중 어느 한 항에 있어서,상기 절연성 수지는 트랜스퍼 몰드로 부착되는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제12항, 제13항 또는 제15항 중 어느 한 항에 있어서,상기 절연성 수지는 다이싱에 의해 개별 회로 장치로 분리되는 것을 특징으로 하는 회로 장치의 제조 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000266685A JP3639514B2 (ja) | 2000-09-04 | 2000-09-04 | 回路装置の製造方法 |
JP2000-266685 | 2000-09-04 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020018929A true KR20020018929A (ko) | 2002-03-09 |
KR100400629B1 KR100400629B1 (ko) | 2003-10-04 |
Family
ID=18753731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2001-0007482A KR100400629B1 (ko) | 2000-09-04 | 2001-02-15 | 회로 장치 및 그 제조 방법 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP3639514B2 (ko) |
KR (1) | KR100400629B1 (ko) |
CN (1) | CN1244258C (ko) |
TW (1) | TW486920B (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114126187A (zh) * | 2020-08-26 | 2022-03-01 | 宏恒胜电子科技(淮安)有限公司 | 具有内埋散热结构的线路板及其制作方法 |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7799611B2 (en) | 2002-04-29 | 2010-09-21 | Unisem (Mauritius) Holdings Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
US8236612B2 (en) | 2002-04-29 | 2012-08-07 | Unisem (Mauritius) Holdings Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
US6812552B2 (en) | 2002-04-29 | 2004-11-02 | Advanced Interconnect Technologies Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
JP2004071899A (ja) * | 2002-08-07 | 2004-03-04 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
US20040058478A1 (en) | 2002-09-25 | 2004-03-25 | Shafidul Islam | Taped lead frames and methods of making and using the same in semiconductor packaging |
JP4183500B2 (ja) * | 2002-12-20 | 2008-11-19 | 三洋電機株式会社 | 回路装置およびその製造方法 |
JP4135565B2 (ja) * | 2003-06-06 | 2008-08-20 | 松下電器産業株式会社 | 電子回路装置およびその製造方法 |
JP4559777B2 (ja) * | 2003-06-26 | 2010-10-13 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP4446772B2 (ja) * | 2004-03-24 | 2010-04-07 | 三洋電機株式会社 | 回路装置およびその製造方法 |
JP2007116013A (ja) * | 2005-10-24 | 2007-05-10 | Renesas Technology Corp | 半導体装置及びそれを用いた電源装置 |
US7663211B2 (en) * | 2006-05-19 | 2010-02-16 | Fairchild Semiconductor Corporation | Dual side cooling integrated power device package and module with a clip attached to a leadframe in the package and the module and methods of manufacture |
CN101601133B (zh) | 2006-10-27 | 2011-08-10 | 宇芯(毛里求斯)控股有限公司 | 部分图案化的引线框以及在半导体封装中制造和使用其的方法 |
JP2008124136A (ja) * | 2006-11-09 | 2008-05-29 | Denso Corp | 半導体パッケージおよびその製造方法 |
JP5003418B2 (ja) * | 2007-11-08 | 2012-08-15 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
JP4800290B2 (ja) * | 2007-12-10 | 2011-10-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR101064755B1 (ko) * | 2008-12-24 | 2011-09-15 | 엘지이노텍 주식회사 | 다열 리드형 리드프레임 및 이를 이용한 반도체 패키지의 제조방법 |
JP5445368B2 (ja) * | 2010-07-13 | 2014-03-19 | サンケン電気株式会社 | 半導体モジュール及び半導体モジュールの製造方法 |
US20150382478A1 (en) * | 2013-02-12 | 2015-12-31 | Meiko Electronics Co., Ltd. | Device embedded substrate and manufacturing method of device embedded substrate |
US9196577B2 (en) * | 2014-01-09 | 2015-11-24 | Infineon Technologies Ag | Semiconductor packaging arrangement |
CN104392969A (zh) * | 2014-10-13 | 2015-03-04 | 华东光电集成器件研究所 | 一种多芯片集成电路抗冲击封装结构 |
DE102015103779A1 (de) * | 2015-03-16 | 2016-09-22 | Pac Tech-Packaging Technologies Gmbh | Chipanordnung und Verfahren zur Ausbildung einer Kontaktverbindung |
CN107565922B (zh) * | 2017-09-13 | 2020-07-03 | 湖南省福晶电子有限公司 | Smd陶瓷平面基座的制备方法 |
CN110416101A (zh) * | 2019-08-07 | 2019-11-05 | 深圳市顺益微电子有限公司 | 用烧结银浆作为粘接剂的电源模块铜片焊接工艺 |
JP7157028B2 (ja) | 2019-09-17 | 2022-10-19 | アオイ電子株式会社 | 半導体装置および半導体装置の製造方法 |
CN117855178A (zh) * | 2023-09-25 | 2024-04-09 | 日月新半导体(威海)有限公司 | 一种半导体封装设计方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR980012306A (ko) * | 1996-07-11 | 1998-04-30 | 김광호 | 수지댐이 형성된 인쇄회로기판 및 그를 이용한 칩 온 보드(Chip On Board)형 반도체 칩 패키지 |
-
2000
- 2000-09-04 JP JP2000266685A patent/JP3639514B2/ja not_active Expired - Lifetime
-
2001
- 2001-02-15 CN CNB011123885A patent/CN1244258C/zh not_active Expired - Lifetime
- 2001-02-15 TW TW090103348A patent/TW486920B/zh not_active IP Right Cessation
- 2001-02-15 KR KR10-2001-0007482A patent/KR100400629B1/ko active IP Right Grant
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114126187A (zh) * | 2020-08-26 | 2022-03-01 | 宏恒胜电子科技(淮安)有限公司 | 具有内埋散热结构的线路板及其制作方法 |
CN114126187B (zh) * | 2020-08-26 | 2024-05-10 | 宏恒胜电子科技(淮安)有限公司 | 具有内埋散热结构的线路板及其制作方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2002076245A (ja) | 2002-03-15 |
TW486920B (en) | 2002-05-11 |
CN1342035A (zh) | 2002-03-27 |
CN1244258C (zh) | 2006-03-01 |
KR100400629B1 (ko) | 2003-10-04 |
JP3639514B2 (ja) | 2005-04-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100400629B1 (ko) | 회로 장치 및 그 제조 방법 | |
KR100484696B1 (ko) | 회로 장치 및 그 제조 방법 | |
KR100386520B1 (ko) | 회로 장치의 제조 방법 및 회로 장치 | |
KR100639738B1 (ko) | 회로 장치의 제조 방법 | |
JP3574026B2 (ja) | 回路装置およびその製造方法 | |
JP3609684B2 (ja) | 半導体装置およびその製造方法 | |
JP3561683B2 (ja) | 回路装置の製造方法 | |
JP2001217372A (ja) | 回路装置およびその製造方法 | |
JP3691335B2 (ja) | 回路装置の製造方法 | |
JP3634709B2 (ja) | 半導体モジュール | |
JP3574025B2 (ja) | 回路装置およびその製造方法 | |
JP3668090B2 (ja) | 実装基板およびそれを用いた回路モジュール | |
JP3510839B2 (ja) | 半導体装置およびその製造方法 | |
JP2001250884A (ja) | 回路装置の製造方法 | |
JP4443190B2 (ja) | 半導体装置の製造方法 | |
JP3639495B2 (ja) | 回路装置の製造方法 | |
JP3691328B2 (ja) | 回路装置および回路モジュール | |
JP3869633B2 (ja) | 半導体装置の製造方法 | |
JP2001250887A (ja) | 回路装置の製造方法 | |
JP3778783B2 (ja) | 回路装置およびその製造方法 | |
JP2005175509A (ja) | 回路装置 | |
JP4036603B2 (ja) | 半導体装置およびその製造方法 | |
JP2002057173A (ja) | 回路装置の製造方法 | |
JP2001250883A (ja) | 回路装置の製造方法 | |
JP2001223318A (ja) | 回路装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120907 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20130903 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20140901 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20150819 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20160818 Year of fee payment: 14 |
|
FPAY | Annual fee payment |
Payment date: 20170818 Year of fee payment: 15 |
|
FPAY | Annual fee payment |
Payment date: 20180903 Year of fee payment: 16 |