KR100291150B1 - 반도체기억장치및그제조방법 - Google Patents
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Abstract
본 발명은 집적도가 증대됨에 따라 반도체 소자가 현저히 소형화될지라도 소정치의 커돼시턴스를 확보할 수 있는 반도체기어장치를 공급하며, 또한 장치의 신뢰도를 유지하면서 소정치의 커패시턴스를 확보할 수 있는 반도체기어장치의 제조방법을 제공하는 것이다.
반도체기억장치에 있어서, 인접커패시터 하부전극은 0.2㎛의 분리폭으로 분리되고, 커패시터 하부전극 높이와 분리리폭의 비는 1 이며, 커패시터 상부전극은 커패시터절연막을 카버하며, 커패시터 하부전극의 분리부분에서 생성된 스텝이 충전(fill)된다.
반도체기억장치를 제조하는 방법에 있어서, 커패시터 상부전극은 화학 또는 물리적작용으로 분식가스를 포함하고 있는 플라스마에 형성된다.
Description
본 발명은 반도체소자의 고도의 집적화에 따라 소자가 현저히 소형화 될지라도 소정치의 커패시턴스를 확보할 수 있는 반도체기억장치를 제공하는 것을 목적으로 한다.
또한 본 발명은 기억장치의 신뢰도를 유지하면서 소정치의 커패시턴스를 확보하는 반도체기억장치를 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명은 반도체기억장치 및 그의 제조방법에 관한 것이며, 더 상세히는 커패시터절연막에 대해 고비유전율의 재료를 사용하는 DRAM(Dynamic Random Access Memory)의 구성 및 그의 제조방법에 관한 것이다.
DRAM은 저장된 정보의 랜덤입출력이 가능한 반도체기억장치로서 널리 사용되고 있다.
일반적으로 DRAM은 다량의 정보를 저장하는 기억영역인 기억셀어레이 및 외부와 입출력하기에 필요한 주변회로를 보유하고 있다.
반도체칩에 넓은 영역을 점유하고 있는 메모리셀 어레이는 각 셀이 단위정보를 저장하고 매트릭스로 배열된 복수의 메몰리셀로 구성되며, 일반적으로 1개의 메모리셀은 1개의 MOS(Metal Oxide Semiconductor) 트랜지스터와 그에 접속된 커패시터로 구성되고 있다.
이러한 형태의 메모리셀을 1-트랜지스터, 1-커패시터 메모리셀이라 칭하며, 단순한 구조임으로 이러한 형태의 메모리셀에서는 용이하게 메모리셀어레이를 증대시킬 수 있다.
그러므로 대기억용량의 DRAM으로 널리 사용되고 있다.
DRAM의 메모리셀은 커패시터주성에 의해 여러개의 형으로 분류되며, 그중 1개를 중첩(stacked) 커패시터라 칭하며, 이 중첩커패시터는 게이트전극 또는 필드산화막에 커패시터의 주요부분을 연장하여 서로 대향한 전극영역을 증가시킨다.
상기와 같은 특징을 가진 중첩커패시터는 반도체기억장치의 집적화로 소자가 현저하게 소형화될 때에도 커패시턴스를 확보할 수 있으므로, 반도체기억장치가 고도로 집적화됨에 따라 널리 사용되고 있다.
그러나, 예컨대 256Mb의 DRAM과 같이 더욱 소형소자를 요구하는 응용에 있어서는 중첩커패시터로서도 커패시턴스의 요구치를 공급하는 것이 어렵게 된다.
그러므로 커패시턴스를 증대시키려는 기도는 커패시터절연막과 같은 PZT(연 티탄산염 지르콘산염,lead titanate zirconate)등의 고비유전율의 재료로 된 유전체막을 사용하여 달성할 수 있다.
예컨대, 일본국 특허 공개공보 7-142598에 대한 도 8 에는 커패시터절연막과 같은 PZT등의 고비유전율의 재료를 사용한 DRAM의 예가 나타나 있다.
공개공보의 도 1 에는 0.2㎛의 분리폭(슬롯 폭)과 150㎚의 높이를 가진 커패시터 하부전극이 나타나 있다.
이 예에 의하면, 고비유전율의 커패시터절연막은 0.2㎛이하의 분리폭으로 처리된 커패시터 하부전극에 기존 처리방법으로 형성되며, 그리고 상부전극은 MOCVD 방법에 의하여 형성된다.
그러나, 종전의 방법은 다음과 같은 문제점이 있다.
즉, 종전방법에서는 층간절연막의 개구를 통하여 전기적으로 반도체기판의 주평면에 접속된 커패시터에 필요한 량의 전하를 저장하기 위하여 중첩커패시터로 칭하는 하부전극을 3차원 구성으로 하려는 기도가 이루어졌으며, 그 결과로 0.2㎛이하의 인접하부전극과 0.15㎛2이하의 주평면에 돌출된 하부전극 영역간에 분리폭을 형성하여, 예컨대, 1Gb의 기억용량을 가진 DRAM에, 그로인해 커패시터에 필요량의 전하를 저장하는 하부전극의 높이를 증가함으로 전극의 필요한 대향 용역을 확보하도록 요구되었다.
그러나, 제조과정시 인접하부전극은 매우 좁고 깊은 슬롯으로 분리됨으로 하부전극에 공급될 커패시터의 상부전극은 커패시터절연막이 그러한 구조의 하부전극에 균등하게 형성될지라도 절연막의 두께에 상응한 더욱 좁고 깊은 스텝으로 형성되어야 한다.
그러므로, 커패시터절연막은 단순한 MOCVD처리나 스퍼터링 (sputtering )방법에서 상부전극에 의해 완전히 커버될 수 없어 상부전극이 형성않되는 부분이 남게 되는 문제가 있다.
따라서 장치의 신뢰도를 유지하면서 커패시턴스의 필요치를 제공하는 효과에는 한계가 있게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 이루어진 것이다.
반도체소자의 고도의 집적화에 따라 소자가 현저히 소형화될지라도 소정치의 커패시터스를 확보할 수 있는 반도체기억장치를 제공하는 것이 본 발명의 목적이며, 기억장치의 신뢰도를 유지하면서 소정치의 커패시턴스를 확보하는 반도체기억장치를 제조하는 것이 또한 목적이다.
본 발명의 제 1 의 구성에 의한 반도체기억장치는, 주평면을 가진 반도체기판과, 반도체기판의 주평면에 형성되고 반도체기판의 주평면에 도달하는 개구를 가진 층간절연막과, 개구에 매입된 접속부재와, 슬롯에 의해 분리되고 접속부재를 통하여 반도체기판의 주평면에 전기적으로 접속되면서 나란히 배치된 복수의 커패시터 하부전극과 한 스텝만큼 일부분의 슬롯을 남겨두고 하부전극을 커바하기위해 고비유전율의 재료에서 형성된 커패시터절연막과 커패시터절연만에 형성된 커패상부전극과를 제공하며, 거기에는 인접커패시터 하부전극이 0.2㎛이하의 간격과 하부전극의 높이와 분리폭의 비가 1 이상이 되게 분리되어 있으며, 커패시터상부전극이 형성되어 커패시터절연막을 커버하고 스텝을 채운다.
본 발명의 제 1 의 구성에 있어서, 장치의 저신뢰도를 이끄는 스텝부분에서 커패시터상부전극형성의 실패등의 문제는 제거되며, 또한 커패시턴스의 소정치를 소자의 고도의 집적화로 현저히 소형화될지라도 획득할 수 있다.
본 발명의 제 2 의 구성에 의한 반도체 기어장치는, 주평면을 구비한 반도체기판과, 반도체기판의 주평면에 형성되고 반도체기판의 주평면에 도달하는 개구를 가진 층간절연막과, 개구에 매입된 접속소자와, 슬롯에 의해 분리되고 접속소자를 통하여 반도체기판의 주평면에 전기적으로 접속되면서 나란히 배열된 복수의 커패시터 하부전극과, 한 스텝만큼 한부분의 슬롯을 남기고 커패시터 하부전극을 커버하기위해 고비유전율의 재료로 형성된 커패시터절연막과 부식가스를 포함하고 있는 플마스마에 형성되어 커패시터절연막을 커퍼하고 스텝을 채운 커패시터 상부전극과를 제공한다.
본 발명의 제 2 의 구성에 의하면, 매우 좁고 깊은 스텝일지라도 효율적으로 채워지며, 장치의 저신뢰도를 이끄는 스텝부분에서 커패시터 상부전극형성의 실패등의 문제가 제거되며, 소자의 고도의 집적화로 소자가 현저히 소형화될지라도 커패시턴스의 소정치를 획득할 수 있다.
본 발명의 제 3 의 구성에 의한 반도체기억장치에 있어서, 제 2 의 구성에 추가하여 인접커패시터 하부전극의 분리폭은 0.2㎛이하이며, 분리폭에 대한 하부전극의 높이의 비는 이상임으로 더욱 고도의 집적화가 허용된다.
본 발명의 제 3 의 구성에 있어서, 인접커패시터 하부전극의 분리폭이 0.2㎛이하이고 하부전극의 높이에 대한 분리폭의 비가 1 이상임으로, 제 2 의 구성에 추가하여 더욱 고도의 집적화가 가능하다.
본 발명의 제 4 의 구성에 의한 반도체기억장치는 제 1 ∼ 제 3 의 구성중의 1개이며, 커패시터 하부전극은 1.5×10-1㎛2∼9.8×10-3㎛2의 범위에서 주평면에 돌출된 영역을 보유하고 있다.
본 발명의 제 4 의 구성에 있어서, 주평면에 돌출된 커패시터의 하부전극영역은 1.5×10-1㎛2∼9.8×10-3㎛2이므로, 더욱 고도의 집적화가 가능하다.
본 발명의 제 5 의 구성에 의한 반도체기어장치는 제 1 ∼ 제 4 의 구성중의 1개이며, 커패시터 상부전극은 분리부분으로부터 중간부분으로 향하여 돌출한 3각형상을 구비하고 있다.
본 발명의 제 5 의 구성에 의하면, 상부전극은 분리부분으로부터 중간부분으로 향하여 돌출한 3각형상을 구비하고 있으므로, 매우 높고 깊은 스텝을 확실히 채울 수 있으며, 고도의 집적화가 가능하다.
본 발명의 제 6 의 구성에 의한 반도체기억장치는 제 1 ∼ 제 4 의 구성중의 1개이며, 커패시터 상부전극은 3각형상의 커패시터 상부전극을 평평하게 처리한 후 평표면을 보유한다.
본 발명의 제 6 의 구성에 있어서, 상부전극은 평표면을 보유하므로, 커패시터 상부전극을 형성한 스텝후의 스텝은 용이하게 형성되며 장치의 생산량과 신뢰도를 개선할 수 있다.
본 발명의 제 7 의 구성에 의한 반도체기억장치는 제 1 ∼ 제 3 의 구성중의 1개이며 커패시터 하부전극을 0.05∼0.8㎛범위의 곡율반경을 가진 만곡구성으로 형성할 수 있다.
본 발명의 제 7 의 구성에 있어서, 커패시터 하부전극은 0.05∼0.8 ㎛범위의 곡율반경을 가진 만곡구성으로 형성되었으므로, 분리부분에 상부전극의 충전특성을 개선하며 전기장집중화의 완화등의 전기적 특성을 개선할 수 있다.
본 발명의 제 8 의 구성에 의한 반도체기억장치는 제 1 ∼ 제 3 의 구성중의 1개이며, 커패시터 상부전극은 루테늄, 이리듐, 플라티나, 팔라듐, 로듐 및 레늄 또는 그들의 화합물 중의 적어도 1개를 포함하고 있는 금속으로 형성된 층을 구비하고 있다.
본 발명의 제 8 의 구성에 있어서, 커패시터 상부전극은 루테늄, 이리듐, 플라티나, 파라듐, 로듐 및 레늄 또는 그들의 화합물 중의 적어도 1개를 포함한 금속으로 구성되어 있으므로, 커패시터절연막의 절연특성을 저하시킴없이 요구된 커패시턴스의 치를 획득할 수 있다.
본 발명의 제 9 의 구성에 의한 반도체기억장치는 제 1 ∼ 제 3 의 구성중의 1개이며, 커패시터 상부전극은 1∼0.01％의 산소와 적어도 루테늄, 이리듐, 플라티나, 팔라듐, 로듐 및 레늄 중의 1개 원소를 포함한 금속으로 구성된 층을 구비하고 있다.
본 발명의 제 9 의 구성에 있어서, 커패시터 상부전극은 1∼0.01％ 의 산소와 적어도 루테늄, 이리듐, 플라티나, 팔라듐, 로듐 및 레늄 중의 1개 원소를 포함한 금속으로 구성된 층을 갖고 있으므로, 제 8 의 구성에 의해 성취된 효과이외에 상부전극의 막응력을 완화하는 효과를 얻을 수 있다.
본 발명의 제 10 의 구성에 의한 반도체기억장치는 제 1 ∼ 제 3 의 구성중의 1개이며, 커패시터 상부전극은 적어도 그의 일부분에 형성된 접촉층 또는 전도확산방지층을 구비하고 있다.
본 발명의 제 10 의 구성에 있어서, 접촉층 또는 전도확산방지층이 적어도 커패시터 상부전극의 한부분에 형성되어 있으므로, 다음 스텝에서 형성될 막과의 밀접한 접촉이 보증되며 다음 스텝기간에 화학적 안정도가 성취된다.
본 발명의 제 11 의 구성에 의한 반도체기억장치는 제 1 ∼ 제 3 의 구성중의 1개이며, 전도확산방지층이 접속부재와 커패시터 하부전극간에 형성되어 있다.
본 발명의 제 11 의 구성에 있어서, 전도확산방지층이 접속부재와 커패시터 하부전극간에 형성되어 있으므로, 커패시터 하부전극으로의 접속부재의 확산을 방지할 수 있다.
본 발명의 제 12 의 구성에 의한 반도체기억장치는 주평면을 가진 반도체기판과 반도체기판의 주평면에 형성되고 기판의 주평면에 도달한 개구를 가진 층간절연막과, 개구에 매입된 접속부재와, 접속부재를 통하여 기판의 주평면에 전기적으로 접속된 커패시터 하부전극과, 고비유전율의 재료로되도 커패시터 하부전극에 형성된 커패시터절연막 및 커패시터절연막에 형성된 커패시터 상부전극을 구비한다.
여기에 있어서 인접하부전극은 0.2㎛이하의 간격으로 분리되고, 분리폭에 대한 하부전극의 비는 1이상이다.
또한 커패시터 상부전극이 형성되어 커패시터절연막을 커퍼하며 커패시터 하부전극의 분리부분에 형성된 스텝을 채운다.
본 발명의 제 12 의 구성에 있어서, 장치의 저신뢰도를 이끄는 스텝부분에서 상부전극형성의 부분적실패와 같은 문제가 제거되며, 또한 소자의 고도의 집적화로 소자가 현저히 소형화될 때에도 소정치의 커패시턴스를 획득할 수 있다.
본 발명의 제 13 의 구성에 의한 반도체기어장치는 적어도 1개층이 루테늄, 이리듐, 플라티나, 팔라듐, 로듐 및 레늄 또는 그들의 화합물중의 1개를 적어도 포함한 금속으로 구성한 커패시터 상부전극을 보유하고 있다.
본 발명의 제 13 의 구성에 있어서, 커패시터 상부전극의 적어도 1개층이 루테뉴, 이리듐, 플라티나, 팔라듐, 로듐 및 레늄 또는 그들의 화합물중의 적어도 1개를 포함 금속으로 구성되어 있으므로, 커패시터절연막의 절연특성을 상하지 않게 하고 소정치의 커패시턴스를 확보할 수 있다.
본 발명의 제 14 의 구성에 의한 반도체기억장치는 커패시터 하부전극의 분리부분에 구성된 스텝을 시행하고 평표면을 가진 커패시터 상부전극을 구비하고 있다.
본 발명의 제 14 의 구성에 있어서, 커패시터 상부전극이 하부전극의 분리부분에 형성된 스텝을 채우고 평표면을 보유하고 있으므로, 상부전극이 형성후의 스텝은 생산량과 장치의 신뢰도를 개선하면서 단순화할 수 있다.
본 발명에 의한 반도체 기억장치를 제조하는 제 1 의 방법은, 반도체기판의 주평면에 도달하는 개구를 가진 층간절연막을 형성하는 스텝과, 개구에 접속부재를 매입하는 스텝과, 슬롯에 의해 분리되고 접속부재를 통하여 반도체기판의 주평면에 전기적으로 접속되면서 나란히 배치된 복수의 커패시터 하부전극을 형성하는 스텝과, 고비유전율의 재료로 형성되어 스텝형성에서 슬롯부분을 남겨두고 하부전극을 커버하는 커패시터절연막을 형성하는 스텝 및 커패시터절연막에 커패시터 상부전극을 형성하는 스텝으로 구성되며, 거기에는 상부전극이 침식가스를 포함하고 있는 플라즈마에 형성되어 커패시터절연막을 커버하며 스텝을 시행한다.
본 발명의 제 1 의 방법에 있어서, 매우 좁고 깊은 스텝을 효과적으로 시행할 수 있으므로, 정정치의 커패시턴스를 가진 반도체기억장치는 소자의 고도집적화로 현저히 소형화로 될지라도 장치의 신뢰도를 확보하면서 용이하게 제조될 수 있다.
본 발명에 의한 반도체기억장치를 제조하는 제 2 의 방법을 제 1 의 방법과 동일하며, 거기에는 커패시터 상부전극은 부가된 산소가스와 아르곤가스를 사용하여 스퍼터링공법에 의해 형성된다.
본 발명의 제 2 의 방법에 있어서, 커패시터상부전극은 부가된 산소가스와 아르곤가스를 사용한 스퍼터링공법에 의하여 형성되므로, 산소의 플라즈마작용으로 휘발성 산화물을 형성하는 화학적 에칭절차와 아르곤이온에 의한 스퍼터에칭절차가 동시에 진행된다.
따라서 매우 좁고 깊은 스텝일지라도 효율적으로 시행할 수 있다.
본 발명에 의한 반도체 기억장치를 제조하는 제 3 의 방법은 제 2 의 방법과 동일하며, 거기에는 루테늄, 이리듐, 플라티나, 팔라듐, 로듐 및 레늄 중의 적어도 1개원소를 포함한 금속의 산화물이 스퍼터링 목표물로서 사용된다.
본 발명의 제 3 의 방법에 있어서, 루테늄, 이리듐, 플라티나, 팔라듐, 로듐 및 레늄중의 적어도 1개원소를 포함한 금속의 산화물이 스퍼터링목표물로서 사용되므로, 목표물의 산화 때문에 막형성의 초기단계에서 막의 품질이 불안정하게 되는 것이 제거된다.
본 발명에 의한 반도체 기억장치를 제조하는 제 4 의 방법은 제 1 의 방법과 동일하며, 거기에는 커패시터상부전극은 아르곤가스가 부가된 산화가스분위기에서 또는 아르곤가스가 부가된 환원가스분위기에서 플라즈마 CVD 공법에 의해 형성된다.
본 발명의 제 4 의 방법에 있어서, 커패시터 상부전극은 아르곤가스가 부가된 산화가스분위기에서 또는 아르곤가스가 부가된 환원가스분위기에서 플라즈마 CVD 공법에 의해 형성되므로, 아르곤이온에 의한 스퍼터링에칭절차는 막형성과 동시에 처리되어, 매우 좁고 깊은 스텝이라도 채울 수가 있다.
본 발명에 의한 반도체 기억장치를 제조하는 제 5 의 방법은 제 1 ∼ 제 4 의 방법중의 1개방법이며, 커패시터 상부전극은 할로겐가스가 부가된 가스를 사용한 스퍼터링공법 또는 플라즈마 CVD 공법에 의해 형성된다.
본 발명의 제 5 의 방법에 있어서, 커패시터 상부전극은 할로겐가스가 부가된 가스를 사용한 스퍼터링공법 또는 플라즈마 CVD 공법에 의해 형성되므로, 할로겐가스는 휘발성산화물의 발생을 도우며 그의 분해를 억제한다.
그러므로 보다 좁고 깊은 스텝을 채울 수 있다.
본 발명에 의한 반도체 기억장치를 제조하는 제 6 의 방법은, 주평면을 가진 반도체기판과, 반도체기판의 주평면에 형성되고 반도체기판의 주평면에 도달한 개구를 가진 층간절연막과, 개구에 매입된 접속부재와, 접속부재를 통하여 반도체기판의 주평면에 전기적으로 접속된 커패시터 하부전극과, 하부전극에 고비유전율의 재료에서 형성된 커패시터절연막 및 커패시터절연막에 형성된 커패시터 상부전극을 구비한 반도체 기억장치를 제조하는 방법이며, 거기에는 커패시터 상부전극은 심식가스를 포함한 플라즈마에 화학작용 또는 물리적작용에 의하여 형성된다.
본 발명의 제 6 의 방법에 있어서, 커패시터 상부전극의 형성과 플래트닝을 동시에 진행시키면서 매우 좁고 깊은 스텝이 효율적으로 시행되므로, 소자의 고집적화로 소자가 현저히 소형화되었을지라도, 장치의 신뢰도를 확보하면서 소정치의 커패시턴스를 가진 반도체 기억장치를 용이하게 제조할 수 있다.
본 발명의 반도체 기억장치를 제조하는 제 7 의 방법은 루테늄, 이리듐, 플라티나, 팔라듐, 로듐 및 레늄 또는 그들의 화합물중의 적어도 1개원소를 포함한 금속을 사용하여 적어도 1개층의 커패시터 상부전극을 제조한다.
본 발명의 제 7 의 방법의 있어서, 루테늄, 이리듐, 플라티나, 팔라듐, 로듐 및 레늄 또는 그들의 화합물중의 적어도 1개원소를 포함한 금속을 사용하여 적어도 1개층의 커패시터 상부전극을 제조하므로, 커패시터절연막의 절연특성을 저하시키지 않고 소정치의 커패시턴스를 획득할 수 있다.
도 1 은 본 발명의 1 실시예에 의한 DRAM의 제조방법의 제 1 의 스텝을 설명하는 단면도,
도 2 는 본 발명의 1 실시예에 의한 DRAM의 제조방법의 제 2 의 스텝을 설명하는 단면도,
도 3 은 본 발명의 1 실시예에 의한 DRAM의 제조방법의 제 3 의 스텝을 설명하는 단면도,
도 4 는 본 발명의 1 실시예에 의한 DRAM의 제조방법의 제 4 의 스텝을 설명하는 단면도,
도 5 는 본 발명의 1 실시예에 의한 DRAM의 제조방법의 제 5 의 스텝을 설명하는 단면도,
도 6 은 본 발명의 1 실시예에 의한 DRAM의 제조방법의 제 5 의 스텝의 다른예를 설명하는 단면도,
도 7 은 본 발명의 1 실시예에 의한 DRAM의 주요부분을 나타내는 단면도,
도 8 은 본 발명의 1 실시예에 의한 DRAM의 다른 주요부분을 나타내는 단면도,
도 9 는 본 발명의 1 실시예에 관련된 상부전극을 형성하는 과정을 설명하는 도,
도 10 은 본 발명의 1 실시예에 의한 DRAM의 다른 주요부분을 나타내는 단면도,
도 11 은 본 발명의 1 실시예에 관련된 루테늄금속막의 형성에 있어서 부가된 산소량과 막응력과의 관계를 설명하는 도,
도 12 는 본 발명의 1 실시예와 관력하여 루테늄금속층에 형성된 Al-Cu합금막이 질소환경에서 가열될 때 온도와 반응층두께의 관계를 설명하는 도,
도 13 은 본 발명의 1실시예에 의한 DRAM의 다른 주요부분을 나타내는 단면도,
도 14 는 본 발명의 제 2 의 실시예에 의한 DRAM의 제조방법의 제 1의 스텝을 설명하는 부분단면도,
도 15 는 본 발명의 제 2 의 실시예에 의한 DRAM의 제조방법의 제 2 의 스텝을 설명하는 부분단면도,
도 16 은 본 발명의 제 2 의 실시예에 의한 DRAM의 제조방법의 제 3 의 스텝을 설명하는 부분단면도,
도 17 은 본 발명의 제 2 의 실시예에 의한 DRAM의 제조방법의 제 4 의 스텝을 설명하는 부분단면도,
도 18 은 본 발명의 제 2 의 실시예에 의한 DRAM의 제조방법의 제 5 의 스텝을 설명하는 부분단면도,
도 19 는 본 발명의 제 2 의 실시예에 의한 DRAM의 제조방법의 제 5 의 스텝의 다른 예를 설명하는 부분단면도,
도 20 은 본 발명의 제 2 의 실시예에 의한 DRAM을 나타내는 부분단면도.
〈도면의 주요부분에 대한 부호의 설명〉
101 : P형 반도체기판 102 : 필드 산화막
103a, 103b : 트랜스퍼 게이트트랜지스터
106a, 106b, 106c : N현 불순물영역
121 : 채널영역 105 : 게이트절연막
104a, 104b : 게이트전극 107 : 산화막
108 : 매입 비트라인 109 : 절연층
110 : 제 1 의 층간 절연막 110a : 접축구멍
111 : 플러그 114 : 커패시터 하부전극
133 : 전도확산방지층 115 : 커패시터절연막
116 : 커패시터 상부전극
실시예 1
본 발명의 실시예 1 을 도 1 ∼ 도 7 를 참조하여 다음에 설명한다.
도 1 ∼ 도 7 은 본 발명의 실시예 1에 있는 DRAM의 제조방법을 순차로 나타나는 부분단면도이다.
도 1 의 제 1 스텝에서, 101 은 P형반도체기판을 구비하는 커패시터의 하부구조, 102 는 필드산화물막, 103a 및 103b 는 트랜스퍼게이트트랜지스터, 106a, 106b 및 106c 는 N형 불순물영역, 121 은 채널영억, 105 는 게이트절연막, 104a 및 104b 는 게이트전극, 107 은 산화물막, 108 은 매입비트라인, 109 는 절연층, 110 은 제 1의 층간절연막, 110a 는 접촉홀등이며, 종전방법과 동일방법으로 형성되었다.
접촉홀(11a)은 SiH₄가스를 사용한 CVD 공법에 의하여 충당되였으며, 제 1 의 층간절연막(110)을 커버하기 위해 형성되고 인으로 칠해진 폴리크리스털 실리콘층은 RIE 공법등으로 에칭되었다.
본 실시예에서는 플러그(111)를 만들기위해 실리콘 재료가 사용되었으나, 텅그스텐, 티타늄, 탄탈 또는 합금 또는 이들금속의 질화물이 사용될 수 있다.
도 2 에 나타난 제 2 의 스텝에 있어서, 커패시터 하부전극(114)은 플러그(111)의 상면과 제 1 의 층간절연막(110)의 표면에 배치되었으며, 본 실시예에서는 인으로 칠한 폴리크리스털실리콘이 플러그(111)를 제조하기 위해 사용되므로, 전도확산방지층(133)은 티타늄(접촉금속)으로 되고 그의 질화물(전도금속질화물)은 하부전극으로 실리콘의 확산을 방지하기 위해 커패시터 하부전극(114)과 플러그(111)간에 형성된다.
그러나, 확산이 문제되지 않을 때에는, 예컨대 티티늄 질화물등이 플러그(111)를 제조하는 재료로 선정될 경우에는 전도확산방지층(133)의 형성은 생략된다.
접촉금속은 티타늄, 코발트, 니켈등이며, 이들 금속은 실리콘과 작용하여 규화물로 변화하드라도 문제되지 않을 때에는 낮은 전기저항을 갖는다.
또한 접촉저항은 전도확산방지층(133)의 부분을 플러그(111 반응시킴으로 감소된다는 것이 증명되었으며, 도 8 에서와 같이 전도금속질화물과 접촉금속을 구비한 전도확산방지층(133)으로서 플러그(111)자체를 또는 플러그(111)의 한 분분을 사용하는 것이 효율적이다.
하부전극(114)은 루테늄, 이리듐, 프라티나, 팔라듐, 로듐 및 레늄 또는 그들의 합금과 같은 금속을 사용하여 CVD 공법 또는 스퍼터링공법에 의하여 용착된다.
본 실시예에 있어서 400㎚두께의 금속루테늄막은 스퍼터링공법에서 반도체기판(101)을 400℃로 가열하여 하부전극(114)으로 형성된다.
반도체기판의 가열시, 반드시 가열할 필요가 없을 때에는, 바람직한 온도는 850℃이내이다.
하부전극(114)의 두께는 커패시턴스의 실제적증가를 해제하는 효과가 인정되는 그러한 것이 바람직하며, 기계의 정도를 고려하여 200∼800㎚의 범위이내이다.
도 3 의 제 3 의 스텝에 있어서, 슬롯은 0.2㎛으로 인접 커패시터 하부전극(114)을 분리하기 위해 에칭하는 반응이온에 의해 형성된다.
하부전극(114)의 높이가 400㎚일때 분리폭에 대한 높이의 비는 2 이다.
커패시터 하부전극(114)의 크기는 수평면상의 돌출영역이 0.25㎛× 0.60㎛(최대영역 0.15㎛2)까지 되도록 결정된다.
분리폭이 본 실시예에서는 0.2㎛로 설정되나, 0.2㎛∼0.05㎛의 범위로 설정할 수 있다.
도 4 의 제 4 의 스텝에 있어서, SrTiO3막이 용착되어 회티탄석 (perovskite)형 크리스털 구조를 가진 커패시터절연막(115)을 형성하였다.
본 실시예에서는, 하부전극의 측면의 범위를 고려하여 커패시터절연막(115)를 형성시키는데 CVD 공법이 사용되였으며, 본 실시예에서는 막의 두께는 50㎚이다.
커패시터절연막(115)이 커패시터하부막(114)를 커버하고 또한 분리부분의 슬롯내에 형성될지라도, 분리폭이 0.2㎛이고 커패시터절연막(115)의 두께가 50㎚이므로 슬롯의 부분은 남게된다.
커패시터절연막(115)을 형성한 후의 스텝은 매우 좁고 깊이되어 폭은 0.1㎛, 높이는 0.4㎛로 되어 가로· 세로의 비는 4 가 된다.
도 5 의 제 5 의 스텝에 있어서, 커패시터 상부전극(116)은 형성되어 커패시터절연막(115)를 커퍼하며 스텝을 시행한다.
커패시터 상부전극(116)은 루테늄, 이리듐, 플라티나, 팔라듐, 로듐 및 레늄 또는 그들의 화합등의 금속으로 제조된다,
먼저 커패시터 상부전극(116)으로서 스퍼터링공법에 의하여 금속루테늄막을 형성하는 경우를 다음에 기술한다.
루스퍼터링조건은 다음과 같다(이후 이 조건들은 표준조건이라 칭한다).
기판온도 : 400℃
도입가수 : 아르곤, 산소
가스의 비율 : 아르곤:산소 = 9:1
RF 출력 : 1.25W/㎠
막형성전의 진공 : 1×10-5토르(torr)
가스압력 : 3m토르
목표물 : 금속 루테늄
막형성속도 : 15㎚/분
막(film)은 전형적으로 단일금속의 스퍼터링에서 사용되는 아르곤가스를 포함한 가스 및 유량(막의 산소함유량은 1∼0.01％임)에 있어서 0.1 ∼20％의 비율로 부가된 산소를 사용하여 0.5∼5m토르의 압력분위기에서 형성되었으므로 산소플라즈마의 작용에 의한 휘발성 산화물을 형성하는 화학적에칭절차 및 아르곤이온에 의한 스퍼터링에칭절차는 동시에 처리된다.
1×10-5토르의 진공에서 막형전에 진공도를 제어하므로서, 연약한 생산성을 이끄는 잔여산소에 의해 발생한 산소함유량의 불균일을 방지할 수 있다.
휘발성산화물은 용이하게 분해되며, 기판에 재융착되므로, 우수한 스텝범위의 막은 스퍼터링처리에도 불고하고 CVD 처리와 유사한 절차로 제조된다, 따라서 매우 좁을 슬롯을 채울수가 있다.
상부전극(116)을 형성하는 방법을 도 9 (a)∼도 9 (c)를 참조하여 다음에 설명한다.
정상적인 스퍼터링막형성에서는 스퍼터링입자의 지향성때문에, 도 9 (a)에서와 같이 넓은 범위로 매우 좁은 슬롯에 막을 형성하는 것은 힘들다.
그러나 저압력에서 스퍼터링하는 경우에는 평균자유행정이 보다 길게되어, 아르곤가스는 소위 역스퍼터링효과를 발생하므로, 현미경적 슬롯부근에 형성된 모통이의 막은 먼저 스퍼터-에칭되며, 한편 그의 일부는 현미경적 슬롯의 저면 방향으로 재용착되고, 현미경적 슬롯에 돌출된 형성은 방지된다.
또한, 도 9 (b)에 나타난 구성은 산소의 부가로 루테늄의 스퍼터링시 생성된 루테늄 4 가 산화물증기에 의해만 형성의 효과를 부가되므로 구성되며, 스퍼터링이 유사한 환경에서 계속될 때, 도 9 (c)의 최종구성의 성취된다.
산소유량의 비율은 막형성의 속도수단에 의해 제어되며, 한편 산소유량은 막형성의 속도가 느릴때 감소하게되며 막형성의 속도가 빠를때 (약 10㎚/분에서는 0.1％로 만족되나, 400㎚/분에서는 약 20㎚％가 요구된다) 산소유량은 증가한다.
상기와 같이 산소유량의 비율을 제어하므로 에칭/막 형성비를 1:5∼ 1:3으로 제어할 수 있다.
휘발성산화물의 분해가 현미경적 슬롯의 저면부근이 아닌 다만 개구부근에서 발생할 때, 즉 슬롯이 매우 좁고 깊을 때 (깊이에서 0.4∼0.8㎛, 폭에서 0.05∼0.15㎛), 휘발성산화물의 생성으로 필링(filling)은 효과적으로 발생않는다.
이경우, 상기의 에칭율을 증가시키기 위하여 에칭/만 형성율을 1:3 ∼1:2에서 1:3∼1:2(부가된 산소가스를 증가)로 변경 또는 염화물등의 할로겐가스의 10％ 이하를 가스상으로 첨가시킴으로 그 문제를 해결할 수 있다.
첨가된 할로겐가스는 휘발성산화물의 형성을 도우며 그의 분해를 억제한다.
다음, 루테늄의 화합물인 루테늄산화물막을 스퍼터링처리에 의해 상부전극(116)으로서 형성하는 방법을 다음에 설명하며, 주스퍼터링조건은 다음과 같다.
기판온도 : 200℃
도입가스 : 아르곤, 산소
가스의 비율 : 아르곤:산소 = 5:5
RF 출력 : 2.5W/㎠
막형성전진공 : 1×10-5토르이내
가스압력 : 3m토르
목토물 : 금속루테늄
막형성속도 : 20㎚/분
본 실시예에 있어서, 루테늄 2 산화물은 반작용 스퍼터링처리에 의해 융착되며, 거기에서 금속루테늄은 목표물로서 사용되며, 아르곤과 산소는 스퍼터링가스의 주성분으로서 사용되나, 본 실시예에서 상부전극(116)을 형성하는 스퍼터링조건은 0.5∼5m토르의 가스압력 및 에칭속도에 대한 막형성속도의 비가 2:1∼5:1의 범위이다.
산소는 플라즈마로 휘발성루테늄 4가 산화물의 생성을 가속화하는 효과를 가지며, 형성된 루테늄 2산화물막의 일부를 루테늄 4가 산화물로 변환시킨다. 생성된 루테늄 4가 산화물 용이하게 분해되어 루테늄 2산화물로서 재융착되므로, 스텝부근에 형성된 루테늄 2산화물막 부분은 스퍼터링환경에 있는 스텝을 채우기 위해 작용한다.
또한 분명히 인지되는 것은 형성된 루테늄 2산화물막은 물리적으로 아르곤가스에 의해, 스퍼터링가스의 1개의 주성분에 의해 그리고 스퍼터링된 루테늄원자에 의해 에칭되는것이다.
이경우, 스텝부근에 융착된 루테늄 2산화물은 스퍼터-에칭효과에 의해 재스퍼터링되고 스텝을 채운다(도 9 (b)).
루테늄 2산화물막 형성시 필요한 산소의 량은, 금속루테늄막형성의 경우와 유사하게, 막형성속도가 약 10㎚/분일때에는 30%이며, 막형성속도가 약 200㎚/분일때에는 약 75%이다.
더 좁은 슬롯을 채우기 위한 산소가스량의 증가 및 할로겐가스의 부가는 또한 금속루테늄의 경우와 유사하다.
커패시터 상부전극(116)을 제조하는 재료로서, 예컨대, 루테늄등의 산화물이 막형성처리를 스퍼터링하여 획득되는 경우에는, 통상적인 금속목표물을 사용하므로 획득되며, 이것이 커패시터 하부전극(114)에 또한 적용된다.
통상적인 금속목표물을 사용하는 반응스퍼터링처리에 있어서, 목표물표면은 막형성의 초기단계에서 약간 불안정한 막품질로 되어 산화되므로, 목표물은 스퍼터링전에 주의깊게 청결되어야 한다.
한편 산화물 목표물은 그러한 주의 깊은 청소가 필요없게 된다.
커패시터 상부전극(116)의 막두께는 인접원소간의 공간에 따라 다름으로, 본 실시예에서는 공간(폭)이 0.1㎛이므로 두께는 150㎚에 설정된다.
에칭과 막형성이 동시에 진행하는 그러한 처리에 있어서는 에칭된 전극재료는 스텝을 채우기 위해 재융착된다.
그러므로 평상의 스퍼터링막형성처리로 채우기 어려운 매우 좁은 0.1㎛의 갭의 폭과 0.4㎛의 높이는 효율적으로 채워진다.
여기서 필링(filling)은 적어도 커패시터 하부전극(114)의 상부표면보다 높은 위치에 바람직하게는 커패시터절연막(115)의 상부표면보다 높은 위치에, 커패시터 상부전극(116)의 형성에 관계된다.
본 실시예에 있어서는, 커패시터 상부전극(116)의 표면은 커패시터절연막(115)의 상부표면보다 높은 위치에 위치하고 있다.
또한 본 실시예에 의하면, 루테늄 또는 그의 산화물은 커패시터 상부전극(116)으로 사용되므로, 커패시터절연막(115)의 절연특성은 저하되지 않는다.
루테늄, 이리듐, 플라티나, 팔라듐, 로듐 및 레늄 또는 그들의 화합물 중의 적어도 1개의 원소를 포함한 금속을 커패시터 상부전극(116)의 적어도 1개층을 제조하는데 사용된다면 커패시터절연막(115)의 절연특성은 저하되지 않는다.
상부전극(116)을 형성후에, 패턴닝이 시행되며 소정의 구성이 성취된다.
플라즈마 CVD 공법은 또한 상부전극(116)을 형성하기 위해 적용된다.
예컨대, CVD 공법에 의해 금속루테늄의 용착의 경우에는, 재료로서 Ru(C5H5)2, Ru(DPM)3, Ru(CO)12또는 Ru(hfb)(CO)₄를 사용하여 200℃∼600℃의 기판온도에서 융착이 행하여지며, DPM은 디피발로일 메타네이트를 나타내며, hfb는 헥사플루오로-2-부틴을 나타낸다.
본 실시예에 있어서, 금속루테늄으로 된 상부전극(116)은 재료가스로서 Ru(DPM)3를 사용하여 형성된다.
막형성은 재료가스와 수소가스이외에, 물리적으로 루테늄을 에칭할 수 있는 가스성분으로서 환원가스인 아르곤가스를 캐리어가스로서 인가하여 300℃의 기판온도에서 플라즈마 CVD 공법에 의하여 성취된다.
아르곤가스를 인가함에 따라, 루테늄막의 부분은 플라즈마 CVD 환경에서 아르곤이온에 의해 물리적 에칭을 하게된다.
스텝내부와 주위에서, 물리적으로 에칭된 루테늄원자는 재융착하여 스텝을 충전하므로, 종전의 플라즈마 CVD 공법 및 열 CVD 공법에 비하여, 매우 좁은 스텝의 0.1㎛의 폭과 0.4㎛의 높이를 충전할 수 있다.
에칭속도에 대한 막형성속도의 비가 2:1∼5:1의 범위내에 되도록 아르곤가스공급을 설정하다.
루테늄의 화학적에칭효과는 산소가스 또는 아르곤가스이외에 염소등의 산소가스 및 할로겐가스를 인가하여 획득되며, 루테늄 4가 산화물의 생성, 분해 및 재융착을 통하여 스텝을 효과적으로 충전할 수 있다.
또한, 에칭속도에 대한 막형성속도의 비를 제어할 수 있고, 또 부가된 산소 및 염소가스의 품질을 조정하여 다듬질된 형상을 변경하므로 보다 우수한 평탄한 형상을 만들 수 있는 효과를 제공한다.
이것은 보다 용이하게 커패시터의 형성을 수행하는 스텝을 만들며, 제품생산량과 장치신뢰도에 공헌한다.
산소가스의 흐름속도가 아르곤가스의 흐름속도의 20%이내로 설정되고, 그리고 염소가스의 흐름속도가 산소가스의 흐름속도의 25%이내에 설정될때 우수한 효과를 가져올 수 있다.
또, 이 경우, 루테늄, 이리듐, 플라티나, 팔라듐, 로듐 및 레늄 또는 그의 화합물등의 금속으로 상부전극(116)을 늘 제조하며, 유사한 공법을 적용한다.
플라즈마 CVD 의 표준방법은 단일금속에 대해서는 수소분위기를 산화물에 대해서는 산소분위기를 사용하나, 여기에 아르곤가스의 부가로 스퍼터링-에칭효과로 생성된 제품을 현미경적 슬롯에 삽입되므로서 스텝의 충전을 단성할 수 있다.
필링성능에 관한한, 플라즈마 CVD 가 열분해 CVD 보다 스텝범위에 있어 낮은 성능이라는 것이 확립된 이념일지라도, 풀라스마 CVD 는 스퍼터링-에칭효과를 결합하므로 크게 개선될 수 있다.
물론, 매우 좁고 깊은 스텝의 경우, 막형성 속도에 대한 에칭속도의 비를 변경하는 효과 및 부가할로겐가스는 스퍼터링막형성의 경우와 유사하게 인정된다.
제 5 의 스텝에서 상부전극(116)의 형성시 더욱 더 작은 스텝을 충전할 때, 하부전극(114)이 형성된 부분에서의 상부전극(116)은 때로는 3각과 유사한 형상을 갖는다.
이 형상은 루테늄으로 된 하부전극(114)가 처리되어 400㎚의 폭과 0.15㎛의 분리폭이 될 경우, 50㎚ 두께의 SrTiO3막이 커패시터절연막(115)으로서 융착될 때 관찰된다.
즉 본 실시예에서는 하부전극(114)의 분리폭에 대한 높이의 비는 약 2.6이였다.
이때에, 커패시터절연막(115)을 형성한 후의 상부전극(116)으로 채워진 스텝은 0.05㎛의 폭과 0.4㎛의 높이였으며, 가로세로의 비는 8 이였으며, 에칭속도에 대한 막형성속도의 비율은 이때에 2:1∼3:1의 범위였다.
상기와 같이 막형성과 에칭처리가 동시에 진행하는 환경에서는, 현미경적슬롯을 채운 후의 상부전극(116)은 실제로 분리부분으로부터 중앙을 향하여 돌출한 3각형상을 형성하며, 이것은 스퍼터링 또는 플라즈마 CVD 처리에 의한 막형성이 5m토르이하의 저압의 아르곤이온을 포함한 분위기에서 시행되므로 스텝의 모퉁이가 아르곤이온의 스퍼터링-에칭효과로 인하여 우선적으로 에칭되는 물리적현상때문이다.
커패시터 하부전극(114)이, 예컨대 1㎛평방으로 클때 형상이 사다리꼴로되나, 상기와 같이 커패시터 하부전극(114)이 현저히 작을 때에는 3각형으로 된다. 하부전극(114)이 0.25㎛×0.60㎛정도로 미소하고 상부전극(116)이 사실상 분리부분으로부터 중앙을 향하여 돌출한 3각형일때 역으로 관찰하면, 이것은 현미경적슬롯이 완전히 채워진 것을 의미한다.
만족한 채움이 큰 분리폭과 낮은 스텝의 큰 하부전극을 가진 소자에 이루어졌으므로, 스퍼터링-에칭현상은 막형성속소를 저속화하는 분리한 특징으로 고려되어왔다.
그러나,본 발명의 경우에서와 같이 작은 분리폭과 현미경적스텝의 작은 하부전극을 가진 미소한 소자일지라도, 효과적인 막의 채움은, 스퍼터링-에칭현상과 루테늄, 이리듐, 플라티나, 팔라듐, 로듐 및 레늄 또는 그들의 화합물의 적어도 1개 원소를 포함한 금속이 산소플라즈마의 존재로 휘발성 산화물을 용이하게 생성하는 현상의 이용을 결합하므로 형성될 수 있다.
3각형상이 막형성속도에 대한 에칭속도의 비율을 증가하므로 개선되나, 막이 커패시터절연막(116)을 컬버하고 스텝을 채우므로, 근본적으로 문제는 없다.
상부전극(116)의 형성후의 다음 스텝의 용이함과 생산량을 고려할 때 어느 경우에는 보다 평탄형상이 3각형상보다 더욱 바람직하나, 평탄처리의 적용은 형상이 문제가 될 때에는 효과적이다.
본 실시예에서는, 화학적 기계적 연마처리방법이 산성을 나타나며 주성분으로서 알미늄산화물을 포함한 현탁액을 사용하여 평탄화에 사용된다.
LSI 제조방법에 일반적으로 사용되는 에치-백처리 또한 평탄처리에 응용된다. 평탄처리후의 구조는 도 5에 표시된 것과 같다.
이 경우, 커패시터 상부전극의 형성후의 스텝을 더욱 용이하게 만들 수 있으며, 또한 생산량과 장치신뢰도를 개선할 수 있다.
도 7 에 나타난 제 6 의 스텝에 있어서, 커패시터의 상부에 있는 제 2 의 층간절연막(117), 제 1 의 알미늄배선층(118),보호막(119), 제 2 의 알미늄배선층(120)등은 종전의 방법과 유사한 방법으로 형성되므로, 본 발명의 1실시예의 DRAM을 획득할 수 있다.
도 7 에 표시된 것 같이 제조된 장치에 있어서, 인접하부전극(114)간의 분리폭은 큰 규모의 집적화때문에 0.2㎛이내로 감소되였으며, 그리고 주평면에 돌출된 하부전극(114)의 높이를 설정하므로서 확보할 수 있다.
그러므로, 필요한 전하량을 커패시터에 저장할 수 있다.
상부전극(116)의 형성후의 스텝에 있어서, 층간절연막으로서의 실리콘산화물막(117)과 알미늄배선층(118)은 상부전극(116)과 접촉되도록 형성되었으므로, 이들 층간의 밀착된 접촉과 다음스텝동안 화학적안정도를 확보하는 것이 필요하다.
이목을 위하여, 도 10 에 나타난것 같이 확산방지층으로서 1∼20㎚ 두께의 엷은 티타늄접촉층(134)과 전도금속질화물박막층(135)을 가진 다층구조를 형성하는것이 효과적이다.
또한 적어도 1개의 접촉층(134)과 전도확산방지층(135)을 공급하는것이 효과적이다.
상부전극(116)은 막이 스텝을 채우도록 형성되므로 비적스텝이 작은 평탄한 구조를 갖는다.
그러므로 접촉층(134)과 전도확산방지층(135)은 LSI 와이어링에서 증면된 기술인 스퍼터링공법에 의하여 형성된다.
상부전극(116)으로서 루테늄을 사용할 때에는, 도 11 및 도 12 에 나타난 시험결과에서, 필링시 부가된 산소의 존재에서 시행된 막형성은 막응력을 작게 만들며, 산소의 확산때문에 알미늄배선층(118)과의 경계면에서 형성된 비교적 높은 산소농도를 포함한 층이 막에 포함되어 있어, 알미늄배선층(118)과의 반응 및 확산을 방지하는 효과를 갖는것을 알 수 있다.
도 11 에는 표준조건하에서 스퍼터링시 압력을 변경함없이 산소흐름속도비율을 변경할 때 시행한 시험의 결과에 의거하여 금속루테늄의 형성에 있어 부가된 산소량과 막응력간의 관계를 나타낸다.
루테늄막의 두께는 200㎚이며, 부가된 산소량이 20%이상으로 증가하면 막응력은 돌연히 증갛나, 20%∼0.1% 에서 감소된다(막의 산소농도의 점에서는 1%∼0.01%).
그러므로 1%∼0.01% 의 범위내로 막의 산소농도를 제어하며는 현미경적슬롯형상의 스텝을 채우고 막응력을 감소할 수 있다.
도 12 에는 일반적으로 LSI 배선재료로서 공지된 Al-Cu 합금의 막이 질소분위기에서 가열된 스퍼터링에 의해 형성된 200㎚두께의 금속루테늄막에 400㎚두께로 형성될 때 온도와 반응층 두께와의 관계를 나타낸다.
스퍼터링금속루테늄의 조건은 산소를 부가할 경우 표준조건이며, 산소를 부가않을 경우 도입가스가 아르곤인것을 제외하고는 표준조건과 동일하다.
산소를 부가할 때 (도면에서 흑색원으로 표시됨), 반응온도는 50∼100℃ 범위에서 고온측으로 이동하며, 산소인가없이 450℃로 가열될 때 (도면에서 백색원으로 표시됨), 20㎚의 Al-Cu 합금층과 두테늄층의 반응층이 관찰되며, 산소의 부가시 관찰되지 않을 때는 산소의 부가가 확산 및 반응을 방지하는데 효과적인 것을 나타내었다.
상기의 시험은 루테늄을 사용하여 시행하였으나, 루테늄, 이리듐, 플래니타, 팔라듐, 루듐 및 레늄중의 적어도 1개 원소를 포함한 금속을 사용할때에도 동일하다고 말할 수 있다.
또한, 전도확산방지층(135)이 존재할지라도, 비교적 고농도의 산소층이 막에 포함된 산소의 확산으로 전도확산방지층(135)과의 경계면에 형성되므로 동일한 효과가 달성된다.
하부전극(114)은 전극으로서 사용될 수 있는 영역을 증가하므로 도 3 ∼도 7 에 표시된것 같이 모서리가 정방형인 구성을 가지나, 둥근모서리의 만곡된 구성은 상부전극(116)의 필링특성을 개선함에 있어서, 도 13에 표시된것 같이 효과적이다.
이러한 구성은, 예컨대(스퍼터링-에칭에서, 이전에 기술된것 같이 모서리가 바람지하게 에칭됨), 하부전극(114)의 RIEW(reactive ion etching, 반응이온에칭)처리시, 통상적 처리후 아르곤가스를 스퍼터링-에칭에 부가하므로서 획득되며, 하부전극(114)의 두께는 바람직하게 200㎚∼800㎚범위이다.
모서리를 만곡된 구성으로 하므로서, 전계의 집속은 완화되며, 누설전류특성이 개선된다.
예컨대, 모서리가 0.05∼0.8㎛범위의 만곡반경을 가진 만곡된 구성으로 될 때에는, 누설전류는 ±1V 가 인가될 때 관찰되는 100nA/㎠ 에서 30 ∼60nA/㎠의 범위로 감소된다.
한편 아르곤가스가 부가된 스퍼터링-에칭은, 모서리를 원형으로 하는 효과이외에, 에칭마스크로서 사용된 실리콘산화물막을 제거시 발생된 부산물 (예컨대 불화물)에 대한 세척효과를 가지며, (Ba,Sr)TiO3의 CVD 막이 커패시터절연막으로서 사용될 때 고유비유전율을 195∼220으로 개선하는 등의 전기적특성을 개선할 수 있다.
하부전극(114)을 제조하기 위한 재료로서 루테늄의 산화물이 막형성을 스퍼터링하므로서 획득될 경우에는, 상부전극(116)에 관해서 기술된것 같이, 유사한 막이 통상의 금속목표물이 있는 반응스퍼터링처리에 의하지 않고 산화물목표물을 사용하므로서 획득될 수 있다.
본 제조방법은 하부전극(114)의 분리폭이 0.2㎛이상 또는 하부전극(114)의 분리폭과 높이의 비가 1 이하인 비교적 넓고 얕은 스텝의 경우에는 아무 문제없이 적용될 수 있다.
본 발명이 고비유전율막을 사용하는 박막커패시터를 보유한 DRAM 이외의 장치에 대하여도 효과적인것을 말할 필요도 없다.
실시예 2
다음, 도 14∼도 20 을 참조하여 본 발명의 실시예 2 를 기술한다.
도 14∼도 20 은 본 발명의 실시예 2 에 있는 DRAM 의 제조방법을 차례로 나타내는 부분단면도이다.
도 14 의 제 1 의 스텝에 있어서, 201 은 P형 반도체기판을 구비한 커패시터의 하부구조, 202 는 필드산화물막, 203a, 203b 는 트랜스퍼게이트 트랜지스터, 206a, 206b,206c 는 N형 불순물영역, 221 은 채널영역, 205 는 게이트절연막, 204a,204b 는 게이트전극, 207 은 산화물막, 208 은 매입된 비트라인, 209 는 절연층, 210 은 제 1 의 층간절연막, 210a 는 접촉홀등으로 구성된 커패시터의 하부구조는 종전과 유사한 방법으로 구성되었다.
다음, 접촉홀(210a)는 SiH4가스를 사용한 CVD 처리에 의해 채워지고, 제 1 의 층간절연막(210)을 커버하기 위해 형성되고 인으로 처리된 폴리크리스탈실리콘층은 RIE 등의 공법에 의해 에치백되므로, 접촉홀(210a)에 플러그(211)를 형성한다.
본 실시에 있어서 실리콘을 플러그(211)를 제조하는 재료로서 사용할지라도, 턴그스텐, 티타늄 및 탄탈 또는 합금 또는 이들 금속의 질화물등의 금속도 또한 사용된다.
도 15 의 제 2 의 스텝에 있어서, 커패시터 하부전극(214)은 플러그(211)의 상부정면과 제 1 의 층간절연막(210)위에 용착된다.
본 실시예에서는, 인으로 처리된 폴리크리스탈실리콘이 사용되어 플러그(211)를 만들기 때문에 티탄늄과 그의 질화물로 구성된 전도환산방지층(233)은 하부전극(214) 내에 실리콘의 확산을 방지할 목적으로 커패시터 하부전극(214)과 플러그(211)간에 형성된다.
그러나, 확산이 문제않될 때에는, 티타늄질화물을 플러그(211)의 재료로서 선정할 경우 전도확산방지층(233)은 생략된다.
또한 전도확산방지층(233)의 부분을 플러그(211)와 반작용시킴으로서 접촉저항을 감소할 수 있다는 것이 증명되었다.
하부전극(214)은 처리에 사용된 재료로서 루테늄, 이리듐, 플라티나, 로듐 및 레늄 또는 이들의 화합물등의 금속을 사용하여 CVD 공법 또는 스퍼터링공법에 의하여 용착된다.
본 실시예에 의하면, 400㎚의 두께를 가진 루테늄 그 산화물막은 스퍼터링공법에 의해 반도체기판을 210∼400℃으로 가열하므로서 하부전극(214)으로 형성되었다.
반도체기판은 반드시 가열안될지라도, 가열될 경우에는 바람직한 온도는 850℃이내이다.
하부전극(214)의 두께는 바람직하게는 예컨대 커패시턴스의 실제적증가를 인지할 수 있는 레벨로 만드는 효과이며, 가공정밀도를 고려시 200㎚ ∼800㎚의 범위에 있다.
도 16의 제 3 의 스텝에 있어서, 인접 커패시터 하부전극(214)은 반작용이온에칭에 의해 0.2㎛의 간격만큼 분리되며, 하부전극(214)의 높이가 400㎚일 때, 분리폭에 대한 높이의 비는 2 이다.
도 17 의 제 4 의 스텝에서는, SrTiO3막은 용착되어 커패시터절연막(215)을 형성한다.
본 실시예에서는 CVD 공법이 하부전극의 측면의 범위를 고려하여 커패시터절연막(215)를 형성하기 위해 사용된다.
본 실시예에서는 막의 두께는 50㎚이다.
커패시터절연막(215)을 형성한 후의 스텝은 매우 좁고 깊으며, 가로세로비가 4일때, 0.1㎛의 폭과 0.4㎛의 높이를 갖는다.
도 18의 제 5 의 스텝에 있어서, 커패시터 상부전극(216)이 형성되어 커패시터 상부전극(216)를 형성하여 커패시터절연막(215)를 커버하고 그 스텝을 충전한다.
루테늄, 이리듐, 플라티나, 팔라듐, 로듐 및 레늄 또는 그들의 화합물 등의 금속을 사용하여 상부전극(216)을 형성하며, 본 실시예에서는 루테늄의 화합물인 루테늄 2 산화물이 선정되어 상부전극(216)을 제조한다.
본 실시예에 있어서, 루테늄 2 산화물이 반작용스퍼터링처리에 의해 용착되며, 거기에는 금속루테늄이 목표물로서 사용되고 아르곤 및 산소가 스퍼터링가스의 주성분으로서 사용된다.
본 실시예에서 상부전극(216)을 형성하기 위한 스퍼터링조건은 0.5m 토르∼5m토르의 가스압력이며, 아르곤가스와 산소가스의 비율은 에칭속도에 대한 막형성속도의비가 2:1∼5:1가 되는 레벨로 설정된다.
산소는 플라즈마의 휘발성루테늄 4산화물의 발생을 가속화하는 효과를 가지며, 형성된 루테늄 2산화물막을 루테늄 4산화물로 변화시킨다.
그리하여 화학적에칭효과를 수행한다.
생산된 루테늄 4산화물은 용이하게 분해되어 루테늄 2산화물로 재용착되고, 스텝부근에 형성된 루테늄 2산화물막의 부분은 스퍼터링환경에서 스텝을 충전하도록 작용한다.
또한 형성된 루테늄 2산화물막은 물리적으로 아르곤, 스퍼터링가스의 주성분중의 1개 및 스퍼텅된 루테늄원자에 의해 에칭되는것이 분명하게 인식되었다.
이경우, 스텝부근에 용착된 루테늄 2산화물 스퍼터링-에칭의 효과에 의해 재스퍼터링되어 스텝을 충전한다.
에칭과 막형성이 동시에 진행되는 공정에 있어서는 에칭된 전극재료는 스텝을 재용착하므로서, 일반적 스퍼터링막형성 공법에 의해 충전하기 매우 어려운 폭이 0.1㎛이고 높이가 0.4㎛의 매우 좁은 스텝도 효과적으로 충전될 수 있다.
여기서 필링(충전)은 적어도 커패시터 하부전극(214)의 상부면보다 높은 위치에서, 바람직하게는 커패시터절연막(215)의 상부면보다 높은 위치에서 커패시터 상부전극(216)면의 형성에 관련되며, 본 실시예에서는, 커패시터 상부전극(216)의 표면은 커패시터절연막(215)의 상부면보다 높은 위치에 배치되어있다.
본 실시예에 있어서, 루테늄의 산화물은 커패시터 상부전극(216)용으로 사용되므로, 커패시터절연막(215)의 절연특성은 저하되지 않는다.
루터늄, 이리듐, 플라티나, 팔라듐, 로듐 및 레늄 또는 그의 화합물 중의 적어도 1개를 포함한 금속을 사용하여 커패시터 상부전극(216)의 적어도 1개층을 형성하다면, 커패시터절연막(215)의 절연특성은 저하되지 않는다.
상부전극(216)을 형성후, 패턴닝이 소정의 구성을 달성하기 위해 이루어진다.
또한, 플라즈마 CVD 공법을 상부전극(216)을 형성하기 위해 적용된다.
예컨대, CVD 공법에 의해 루테늄 2산화물을 용착할 경우, 재료로서 Ru(C5H5))2, Ru(OPM)3, Ru3(CO)12또는 Ru(h+b)(CO)4를 사용하여 200℃∼600℃의 기판온도에서 용착을 시행한다.
DPM은 디되발로 일메타네이트를 나타내며, hfb는 헥사플루오로기 2부틴을 나타낸다.
본 실시예에 있어서, 루테늄 2산화물로 된 상부전극(216)은 재료가스로서 Ru(DPM)3을 사용하여 형성되며, 막형성은 재료가스와 산화가스인 산소이외에 물리적으로 루테늄을 에칭할 수 있는 가스성분으로서 아르곤가스를 도입하여 300℃의 기판온도에서 플라즈마 CVD 공법에 의하여 이루어진다.
아르곤가스가 부가되므로, 루테늄막의 부분은 플마스마 CVD 환경에서 아르곤이온에 의하여 물리적에칭을 하게된다.
스텝내 및 주위에 있는 물리적으로 에칭된 루테늄원자는 재용착되어 스텝을 충전하려하므로, 종전의 플라즈마 CVD 공법 및 열 CVD 공법에 비하여, 0.1㎛의 폭과 0.4㎛의 높이의 매우 좁은 스텝을 효과적으로 충전할 수 있다.
에칭속도에 대한 막형성속도의 비가 2:1∼5:1의 범위에 내에 되도록 아르곤가스공급을 설정한다.
산소가스 또는 산소가스에 염소가스를 부가하여 제조된 혼합가스를 도입하여 화학적에칭효과를 달성할 수 있으므로, 루테늄 4산화물의 생성, 분해 및 재용착을 통하여 스텝을 효과적으로 충전할 수 있다.
또한, 에칭속도에 대한 막형성 속도의 비를 제어할 수 있으며 부가된 산소와 염소가스의 량을 조정하여 다름질된 형상을 변경할 수 있어, 보다 우수한 평탄한 형상을 만들 수 있는 효과를 제공한다.
이것은 커패시터의 형성후의 스텝을 더욱 용이하게 할 수 있어, 제품생산량 및 장치신뢰도에 공헌하게 된다.
또, 이경우, 루테늄, 이리듐, 플라티나, 팔라듐, 로듐 및 레늄 또는 그의 화합물 등의 금속을 적용할 수 있다.
제 5 의 스텝에서 상부전극(216)의 형성시 더욱 작은 스텝을 채울 때 하부전극(214)이 형성된 부분의 상부전극(216)은 도 6에 나타난것 같이 상부전극(216)이 형성된 후 3각형을 닮은 형상을 때때로 갖는다.
이 형산은 50㎚ 두께의 SrTiO3막이 커패시터절연막(215)으로서 용착될때 관찰되며, 루테늄으로된 하부전극(214)이 처리되며 400㎚의 두께와 0.15㎛의 분리폭이 될 경우, 즉 본 실시예에서 하부전극(214)의 분리폭에 대한 높이의 비는 약 2.6이다.
이때, 커패시터절연막(215)을 형성후 상부전극(216)으로 충전된 스텝은 0.0㎛의 폭과 0.4㎛의 높이를 가졌으며, 스텝의 가로세로비는 8 이였다.
그리고 에칭속도에 대한 막형성 속도의 비는 2:1∼3:1범위내에 있었다.
3각형 형상을 에칭속도의 비율을 증가하여 개선할 수 있으나, 근본적으로는 막이 커패시터절연막(216)을 커버하고 스텝을 채움으로 문제는 없다.
플래트닝처리는 형상이 중요할 때 적용될 수 있으며, 본 실시예에 있어서, 화학적 기계적에칭처리는 산성을 나타내는 현탁액을 사용하여 플래트닝에 이용되며, 주성분으로서 알미늄산화물을 포함한다.
플래트닝처리후 형성된 구조는 도 18에 표시된 것과 같다.
이경우, 커패시터 상부전극의 형성후 보다 용이하게 스텝을 만들 수 있어 생산성과 장치신뢰도를 더욱 개선할 수 있다.
도 20 의 제 6 스텝에 있어서, 커패시터의 상위부분에 있는, 제 2 의 층간절연막(217), 제 1 의 알미늄배선층(218), 보호막(219), 알미늄배선층(220) 등은 종전과 유사한 방법으로 형성되므로, 본 발명의 한 실시예에 의한 DRAM 을 형성할 수 있다.
도 20 에 표시된 장치에서, 인접하부전극(214)간의 분리폭은 대규모의 집적화 때문에 0.2㎛이내로 감소되고, 주평면에 돌출된 하부전극(214)의 영역을 예컨대 0.15㎛2이하로 작을지라도, 전극의 대응영역은 분리폭에 대한 하부전극(214)의 높이를 증가하여 또는 크게하여 확보할 수 있다.
그러므로 전하의 필요량을 커패시터에 저장할 수 있다.
상기의 제조방법은 하부전극(214)의 분리폭이 0.2㎛이상이거나, 또는 하부전극(214)의 분리폭과 높이의 비가 1 이하인 비교적 넓고 얕은 스텝의 경우에는 별문제 없이 적용될 수 있다.
또한 본 발명은 DRAM 이외의 고비유전율막을 사용하는 박막커패시터를 보유한 장치에 효과적인 것은 말할 필요도 없다.
현대문명기기인 컴퓨터의 기억장치로 사용되는 반도체 소자인 DRAM 에 있어서, 본 발명에 의한 방법은 집적도가 증대되어 반도체 소자가 현저히 소형화 될지라도 필요치의 커패시턴스를 확보한 커패시터절연막에 대해 고비유전율(high dielectric constant)의 재료를 사용한 DRAM 기억장치를 제조할 수 있는 것이다.
Claims (20)
- 주평면(principal plane)과, 반도체 기판의 주평면상에 형성되고 반도체기판 주평면에 도달되는 구멍을 가진 중간층 절연필름과, 그 구멍에 봉입된(embedded) 접속부재와, 평행 배열시킴과 동시에 슬롯(slots)에 의해 분리되고 접속부재에 의해 반도체 기층 주평면에 전기접속시킨 다수의 커패시터 하부전극(capacitor lower electrode)과, 비유전률(dielectric constant)이 높은 재질로 구성시켜 커패시터 하부전극(capacitor lower electrode)을 커버함과 동시에 하나의 스텝(step)으로 그 슬롯의 일부를 이탈시키는 커패시터 절연필름(capacitor insulation film)과, 그 커패시터 절연필름상에 형성된 커패시터 상부전극(capacitor upper electrode)을 구비하는 반도체 기판을 가진 반도체 기억장치에 있어서, 그 인접 커패시터 하부전극은 0.2㎛이하의 공간에 의해 분리되고, 커패시터 하부전극과 그 분리폭의 높이의 비는 1 이상이며, 그 커패시터 상부전극을 형성시켜 그 커패시터의 절연필름을 커버하여 그 스텝(step)을 충전(filling)하도록 함을 특징으로 하는 반도체 기억장치.
- 제 1 항에 있어서,커패시터 하부전극은 주평면에 돌출된 영역 1.5×10-1㎛2∼9.8×10-3㎛2을 가짐을 특징으로 하는 반도체 기억장치.
- 제 1 항에 있어서,커패시터 상부전극은 중간부분쪽 분리부분(separating portion)에서 돌출되어 있는 3각형 형상을 구비함을 특징으로 하는 반도체 기억장치.
- 제 3 항에 있어서,커패시터의 상부전극은 평면화처리(flatting treatment)후 평편한 표면을 구비함을 특징으로 하는 반도체 기억장치.
- 제 1 항에 있어서,커패시터 하부전극은 곡율반경 0.05㎛∼0.8㎛을 가진 곡면형상으로 구성됨을 특징으로 하는 반도체 기억장치.
- 제 1 항에 있어서,커패시터 상부전극은 루테늄, 이리듐, 플라티늄, 팔라듐, 로듐 및 레늄중 최소한 하나의 원소를 포함하는 금속 또는 그 화합물에서 형성된 하나의 층(layer)을 구비함을 특징으로 하는 반도체 기억장치.
- 제 1 항에 있어서,커패시터 상부전극은 산소 1∼0.01％와, 루테늄, 이리듐, 플라티늄, 팔라듐, 로듐 및 레늄중 최소한 하나의 원소를 포함하는 금속으로 형성된 하나의 층을 구비함을 특징으로 하는 반도체 기억장치.
- 제 1 항에 있어서,커패시터 상부전극은 하나의 접촉층 또는 최소한 일부분에 형성된 하나의 전도성 확산 방지층(conductive diffusion-prevention layer)을 구비함을 특징으로 하는 반도체 기억장치.
- 제 1 항에 있어서,접속부재와 커패시터 하부전극사이에는 전도성 확산 방지층(conductive diffusion-prevention layer)을 형성함을 특징으로 하는 반도체 기억장치.
- 주평면과, 반도체 기판 주평면상에 형성되고 반도체 기판 주평면에 도달되는 구멍을 가진 중간층 절연필름과, 구멍에 봉입시킨(embedded) 접속부재와, 그 접속부재에 의해 반도체 기판 주평면에 전기접속시킨 커패시터 하부전극과, 비유전률(dielectric constant)이 높은 재질로 구성되고 커패시터 하부전극에 형성된 커패시터 절연필름 및 그 커패시터 절연필름상에 형성된 커패시터 상부전극을 구비한 반도체 기판을 구성시킨 반도체 기억장치에 있어서, 그 인접하부전극은 0.2㎛이하의 공간에 의해 분리되고, 그 하부전극과 분리폭의 높이의 비는 1 이상이며, 커패시터 상부전극을 형성시켜 커패시터 절연필름을 커버하고 커패시터 하부전극의 분리부분에서 형성된 스텝을 충전(filling)함을 특징으로 하는 반도체 기억장치.
- 제 10 항에 있어서,커패시터 상부전극의 최소한 하나의 층은 루테늄, 이리듐, 플라티늄, 팔라듐, 로듐 및 레늄중 최소한 하나의 원소를 포함하는 금속 또는 그 화합물로 구성함을 특징으로 하는 반도체 기억장치.
- 제 10 항에 있어서,커패시터 상부전극은 커패시터 하부전극의 분리부분에서 구성되는 스텝(step0을 충전하며, 평편한 표면을 구비함을 특징으로 하는 반도체 기억장치.
- 반도체 기판 주평면에 도달되는 구멍을 구비한 중간층 절연필름을 반도체 기판 주평면상에 형성시켜, 그 구멍에 접속부재를 봉입시키고, 평행 배열시킴과 동시에 슬롯에 의해 분리시키고, 그 접속부재에 의해 반도체 기판 주평면에 전기접속시킨 다수의 커패시터 하부전극을 형성하며, 비유전률이 높은 재질로 구성시키고, 그 하부전극을 커버함과 동시에 슬롯 일부를 하나의 스텝형상으로 이탈시키는 커패시터 절연필름을 형성하고, 그 커패시터 절연필름상에 커패시터 상부전극을 형성하는 스텝으로 구성하는 반도체장치의 제조방법에 있어서, 그 상부전극이 에팅할 수 있는 가스를 포함하는 플래즈머중에서 형성됨으로써 커패시터 절연필름을 커버시켜 그 스텝을 충전함을 특징으로 하는 제조방법.
- 제 13 항에 있어서,인접 커패시터 하부전극을 0.2㎛이하의 공간에 의해 분리하며, 그 하부전극과 분리폭의 높이의 비가 1 이상인 스텝을 구성함을 특징으로 하는 제조방법.
- 제 14 항에 있어서,그 커패시터 상부전극은 에칭할 수 있는 가스를 포함하는 플래즈머중에서 화학적 또는 물리적 작용에 의해 형성됨을 특징으로 하는 제조방법.
- 제 14 항에 있어서,최소한 하나의 층의 커패시터 상부층은 루테늄, 이리듐, 플라튬, 팔라듐, 로듐, 레늄 또는 그 화합물로 구성됨을 특징으로 하는 제조방법.
- 제 16 항에 있어서,그 커패시터 상부전극은 산소가스를 첨가한 아르곤가스를 사용함과 동시에 스퍼터링(sputtering)프로세스에 의해 형성됨을 특징으로 하는 제조방법.
- 제 17 항에 있어서,루테늄, 이리듐, 플라티늄, 팔라듐, 로듐 및 레늄중 최소한 하나의 원소를 포함하는 금속의 산화물은 스퍼터링 목표물(sputtering target)로 사용됨을 특징으로 하는 제조방법.
- 제 16 항에 있어서,그 커패시터의 상부전극은 아르곤가스를 첨가한 산화가스분위기 또는 아르곤가스를 첨가한 환원가스분위기에서 플래즈머 CVD 프로세스에 의해 형성됨을 특징으로 하는 제조방법.
- 제 16 항에 있어서,그 커패시터 상부전극은 할로겐가스를 첨가한 가스를 사용하여 플래즈머 CVD 프로세스 또는 스퍼터링 프로세스에 의해 형성됨을 특징으로 하는 제조방법.
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