KR20040005399A - 반도체 소자의 캐패시터 형성 방법 - Google Patents

Abstract

본 발명은 금속 전극을 사용한 캐패시터에서 산화막의 측면을 통한 수소 이온의 확산을 Al₂O₃막을 이용하여 방지함으로써 누설 전류를 방지하고 소자 특성을 개선하는 반도체 소자의 캐패시터 형성 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 캐패시터 형성 방법은 소정의 하부 구조를 구비한 반도체 기판 상부에 제1 산화막을 형성하는 단계와, 상기 제1 산화막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역과 전기적으로 접속되는 콘택 플러그를 형성하는 단계와, 상기 반도체 기판의 전면에 식각 정지층 및 제2 산화막을 순차적으로 형성하는 단계와, 상기 콘택 플러그 상부의 제2 산화막 및 식각 정지층을 식각하여 상기 콘택 플러그를 노출시키는 개구부를 형성하는 단계와, 상기 개구부의 측벽에 일정 두께의 Al₂O₃막을 형성하는 단계와, 상기 반도체 기판의 전면에 상기 콘택 플러그와 전기적으로 접속되는 일정 두께의 하부 전극용 도전층을 형성하는 단계와, 평탄화 공정을 수행하여 상기 제2 산화막을 노출시켜 하부 전극을 형성하는 단계와, 상기 반도체 기판의 전면에 일정 두께의 고유전막을 형성하는 단계 및 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 형성 방법{METHOD FOR MANUFACTURING CAPACITOR OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 캐패시터 형성 방법에 관한 것으로, 특히 금속 전극을 사용한 캐패시터에서 산화막의 측면을 통한 수소 이온의 확산을 Al₂O₃막을 이용하여 방지함으로써 누설 전류를 방지하고 소자 특성을 개선하는 반도체 소자의 캐패시터 형성 방법에 관한 것이다.

반도체 소자의 크기가 작아짐에 따라, 캐패시터의 캐패시턴스를 확보할 필요성이 더욱 대두되고 있다. 따라서, 캐패시턴스를 증가시키기 위하여 TiN, W, Ru, Pt 등 금속으로 이루어진 금속 전극을 사용하는데 이러한 금속 전극은 후속 공정인H₂어닐링 또는 패시베이션 공정을 통하여 침투된 수소가 누설 전류를 발생시켜 소자의 특성이 열화된다는 문제점이 있다. 이러한 문제점을 해결하기 위하여, 수소 확산을 방지하는 Al₂O₃막을 이용하는 방법이 제안되었는데 종래의 Al₂O₃막을 이용하는 방법은 캐패시터 산화막의 측면을 통하여 확산되는 수소 이온을 방지하지 못한다는 문제점이 있었다.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 캐패시터 형성 방법을 도시한 단면도들이다. 도 1a 내지 도 1e를 참조하면, 소정의 하부 구조(미도시)를 구비한 반도체 기판(10) 상부에 제1 산화막(20)을 형성한 후 제1 산화막(20)의 소정 영역을 식각하여 반도체 기판(10)의 소정 영역과 전기적으로 접속되는 콘택 플러그(30)를 형성한다. 다음에는, 반도체 기판(10)의 전면에 식각 정지층(40) 및 제2 산화막(50)을 순차적으로 형성한 후(도 1a 참조) 콘택 플러그(30) 상부의 제2 산화막(50) 및 식각 정지층(40)을 식각하여 콘택 플러그(30)를 노출시키는 개구부(60)를 형성한다(도 1b 참조). 그 다음에, 반도체 기판(10)의 전면에 소정 두께의 하부 전극용 도전층(미도시)을 형성하고 평탄화 공정을 수행하여 제2 산화막(50)을 노출시켜 캐패시터 하부 전극(80)을 형성한다(도 1c 참조). 다음에는, 반도체 기판(10)의 전면에 일정 두께의 고유전막(80)을 형성하고 그 상부에 상부 전극(90)과 수소 원자의 확산을 방지하기 위한 Al₂O₃막(95)을 형성한다.

종래 기술에 따른 캐패시터 형성 방법은 Al₂O₃막을 캐패시터의 상부에 형성하므로 캐패시터 산화막의 측면을 통한 수소 이온의 확산을 방지하지 못한다.

본 발명은 이러한 문제를 해결하기 위해 금속 전극을 이용하는 캐패시터의 캐패시터 산화막의 측벽에 Al₂O₃막을 형성하므로써, 캐패시터 산화막의 측면을 통하여 확산되는 수소 이온을 방지하여 누설 전류를 방지하고 소자의 특성을 개선하는 반도체 소자의 캐패시터 형성 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 캐패시터 형성 방법을 도시한 단면도들.

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 캐패시터 형성 방법을 도시한 단면도들.

본 발명에 따른 반도체 소자의 캐패시터 형성 방법은 소정의 하부 구조를 구비한 반도체 기판 상부에 제1 산화막을 형성하는 단계와, 상기 제1 산화막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역과 전기적으로 접속되는 콘택 플러그를 형성하는 단계와, 상기 반도체 기판의 전면에 식각 정지층 및 제2 산화막을 순차적으로 형성하는 단계와, 상기 콘택 플러그 상부의 제2 산화막 및 식각 정지층을 식각하여 상기 콘택 플러그를 노출시키는 개구부를 형성하는 단계와, 상기 개구부의 측벽에 일정 두께의 Al₂O₃막을 형성하는 단계와, 상기 반도체 기판의 전면에 상기 콘택 플러그와 전기적으로 접속되는 일정 두께의 하부 전극용 도전층을 형성하는 단계와, 평탄화 공정을 수행하여 상기 제2 산화막을 노출시켜 하부 전극을 형성하는 단계와, 상기 반도체 기판의 전면에 일정 두께의 고유전막을 형성하는 단계 및 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 캐패시터 형성 방법을 도시한 단면도들이다. 도 2a 내지 도 2h를 참조하면, 소정의 하부 구조(미도시)를 구비한 반도체 기판(100) 상부에 제1 산화막(200)을 형성한 후 제1 산화막(200)의 소정 영역을 식각하여 반도체 기판(100)의 소정 영역, 예를 들면 소스/드레인 영역과 전기적으로 접속되는 콘택 플러그(300)를 형성한다(도 2a 참조).

다음에는, 반도체 기판(100)의 전면에 식각 정지층(400) 및 제2 산화막(500)을 순차적으로 형성한 후(도 2b 참조) 콘택 플러그(300) 상부의 제2 산화막(500) 및 식각 정지층(400)을 식각하여 콘택 플러그(300)를 노출시키는 개구부(600)를 형성한다(도 2c 참조). 여기서, 식각 정지층(400)은 200 내지 1500Å의 두께를 가지는 질화막으로 형성하는 것이 바람직하며, 제2 산화막(500)은 8000 내지 25000Å의 두께를 가지는 TEOS막 또는 PSG막으로 형성하는 것이 바람직하다.

그 다음에, 반도체 기판(100)의 전면에 일정 두께의 Al₂O₃막(700)을 형성한 후 개구부(600)의 측벽에 일정 두께의 Al₂O₃막(750)만 남도록 엣치-백하여 콘택 플러그(300)를 노출시킨다(도 2d 및 도 2e 참조). 여기서, Al₂O₃막(700)은 CVD 또는 ALD 공정을 이용하여 50 내지 200Å의 두께로 형성하는 것이 바람직하다.

다음에는, 반도체 기판(100)의 전면에 소정 두께의 하부 전극용 도전층(미도시), 예를 들면 폴리실리콘층을 형성하고 평탄화 공정, 예를 들면 CMP 공정을 수행하여 제2 산화막(500)을 노출시켜 캐패시터 하부 전극(800)을 형성한다(도 2f 참조). 여기서, 하부 전극용 도전층은 CVD 또는 ALD 공정을 이용하여 폴리실리콘막,TiN막, Ir막 또는 Pt막을 50 내지 400Å의 두께로 형성하는 것이 바람직하며 막질을 개선하기 위하여 하부 전극용 도전층 형성 후 하부 전극용 도전층을 400 내지 800℃의 온도에서 열처리하는 것이 바람직하다.

그 다음에, 반도체 기판(100)의 전면에 일정 두께의 고유전막(900)을 형성하고 그 상부에 상부 전극(1000)을 형성한다(도 2g 및 도 2h 참조). 여기서 고유전막(900)은 CVD 또는 ALD 공정을 이용하여 50 내지 400Å의 두께를 가지는 Ta₂O₅막, TaON막, BST막 또는 STO막으로 형성하는 것이 바람직하며, 막질의 개선을 위하여 고유전막(900)을 400 내지 800℃에서 열처리하는 것이 바람직하다. 또한 상부 전극(1000)은 CVD 공정을 이용하여 50 내지 2000Å의 두께를 가지는 Ru막, Pt막, Ir막, RuO₂막 또는 IrO₂막으로 형성하는 것이 바람직하며, 막질의 개선을 위하여 상부 전극(1000)을 400 내지 800℃에서 열처리하는 것이 바람직하다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 캐패시터 형성 방법은 금속 전극을 이용하는 캐패시터의 캐패시터 산화막의 측벽에 Al₂O₃막을 형성하므로써, 캐패시터 산화막의 측면을 통하여 확산되는 수소 이온을 방지하여 누설 전류를 방지하고 소자의 특성을 개선하는 효과가 있다.

Claims (12)

1. 소정의 하부 구조를 구비한 반도체 기판 상부에 제1 산화막을 형성하는 단계;

   상기 제1 산화막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역과 전기적으로 접속되는 콘택 플러그를 형성하는 단계;

   상기 반도체 기판의 전면에 식각 정지층 및 제2 산화막을 순차적으로 형성하는 단계;

   상기 콘택 플러그 상부의 제2 산화막 및 식각 정지층을 식각하여 상기 콘택 플러그를 노출시키는 개구부를 형성하는 단계;

   상기 개구부의 측벽에 일정 두께의 Al₂O₃막을 형성하는 단계;

   상기 반도체 기판의 전면에 상기 콘택 플러그와 전기적으로 접속되는 일정 두께의 하부 전극용 도전층을 형성하는 단계;

   평탄화 공정을 수행하여 상기 제2 산화막을 노출시켜 하부 전극을 형성하는 단계;

   상기 반도체 기판의 전면에 일정 두께의 고유전막을 형성하는 단계; 및

   상부 전극을 형성하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
2. 제 1 항에 있어서,

   상기 식각 정지층은 200 내지 1500Å의 두께를 가지는 질화막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
3. 제 1 항에 있어서,

   상기 제2 산화막은 8000 내지 25000Å의 두께를 가지는 TEOS막 및 PSG막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
4. 제 1 항에 있어서,

   상기 개구부의 측벽에 일정 두께의 Al₂O₃막을 형성하는 단계는 상기 개구부를 포함한 상기 반도체 기판의 전면에 일정 두께의 Al₂O₃막을 형성하는 단계 및 상기 반도체 기판을 엣치-백하여 상기 콘택 플러그를 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
5. 제 4 항에 있어서,

   상기 반도체 기판의 전면에 일정 두께의 Al₂O₃막을 형성하는 단계는 50 내지 200Å의 두께를 가지는 Al₂O₃막을 형성하는 CVD 및 ALD 공정 중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
6. 제 1 항에 있어서,

   상기 일정 두께의 하부 전극용 도전층을 형성하는 단계는 폴리실리콘막, TiN막, Ir막 및 Pt막 중 어느 하나를 50 내지 400Å의 두께로 형성하는 CVD 및 ALD 공정 중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
7. 제 1 항에 있어서,

   상기 평탄화 공정은 CMP 공정인 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
8. 제 1 항에 있어서,

   상기 반도체 기판의 전면에 상기 콘택 플러그와 전기적으로 접속되는 일정 두께의 하부 전극용 도전층을 형성하는 단계는 상기 하부 전극용 도전층을 400 내지 800℃에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
9. 제 1 항에 있어서,

   상기 반도체 기판의 전면에 일정 두께의 고유전막을 형성하는 단계는 50 내지 400Å의 두께를 가지는 Ta₂O₅막, TaON막, BST막 및 STO막 중 어느 하나를 형성하는 CVD 및 ALD 공정 중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터형성 방법.
10. 제 1 항에 있어서,

    상기 반도체 기판의 전면에 일정 두께의 고유전막을 형성하는 단계는 상기 고유전막을 400 내지 800℃에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
11. 제 1 항에 있어서,

    상기 상부 전극을 형성하는 단계는 50 내지 2000Å의 두께를 가지는 Ru막, Pt막, Ir막, RuO₂막 및 IrO₂막 중 어느 하나를 형성하는 CVD 공정인 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
12. 제 1 항에 있어서,

    상기 상부 전극을 형성하는 단계는 상기 상부 전극을 400 내지 800℃에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.