KR20050074081A - 반도체 소자의 콘택 형성 방법 - Google Patents

반도체 소자의 콘택 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조시에 스토리지 노드 콘택을 형성하기 위한 베이스 필름의 적층 구조를 달리하여 필름간 압축 응력 차이에 의해 발생하는 필름 리프팅 현상을 억제한 반도체 소자의 콘택 형성 방법에 관한 것으로, 반도체 기판상에 비트 라인을 형성하는 단계;상기 비트 라인을 포함하는 전면에 고밀도 플라즈마를 이용한 산화막을 사용하여 버퍼층을 형성하는 단계;상기 버퍼층상에 하드 마스크층을 형성하고 스토리지 노드 콘택을 위한 식각 공정을 진행하는 단계를 포함하고, 상기 각 단계에서 필름 형성시에 전체 필름들의 압축 응력이 리프팅을 유발하는 임계값보다 작도록 필름 두께와 인장 응력을 조절하여 상기 각층들을 적층 형성한 후에 스토리지 노드 콘택 식각 공정을 진행한다.

Description

반도체 소자의 콘택 형성 방법{METHOD FOR FABRICATING CONTACT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 스토리지 노드 콘택을 형성하기 위한 베이스 필름의 적층 구조를 달리하여 필름간 압축 응력 차이에 의해 발생하는 필름 리프팅 현상을 억제한 반도체 소자의 콘택 형성 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 패턴간의 거리가 작아지고 마스크로 사용되는 포토레지스트의 두께는 낮아지고 있다. 이렇게 포토레지스트의 두께가 낮아지면서 높은 종횡비의 콘택홀이나 셀프 얼라인 콘택홀 형성 공정에서는 포토레지스트을 산화막이나 임의의 막질을 식각하는 마스크 역할을 완벽하게 수행할 수 없게 되었다.
이를 해결하기 위하여 포토레지스트막이 마스크 역할을 할 수 있도록 산화막이나 임의의 막질과 포토레지스트막의 고선택비를 확보할 수 있는 하드 마스크가 필요하다.
이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 콘택 형성 공정에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 스토리지 노드 콘택 베이스 필름 스택 구조에서의 리프팅 현상을 나타낸 SEM 사진이고, 도 2는 종래 기술의 스플릿 테스트 필름 스택 구조에서의 부분적인 리프팅 현상을 나타낸 SEM 사진이다.
퍼니스를 이용한 저압 화학 기상증착법으로 증착된 수소함량이 적은 실리콘 질화막은 실리콘에 비해 열팽창계수가 높다.
그러므로 고온에서 증착한후 상온에서 냉각되면 실리콘 기판을 비롯한 하부층에 대해 높은 인장 응력을 가지므로 전극패턴 식각후 또는 후속 열공정이후 전극 패턴이 위로 말려져 올라가는 리프팅 현상이나 전극패턴의 중간이 갈라지는 크랙과 같은 이상 형태를 발생시키는 경우가 있다.
이와 같은 이상 형태 발생은 하부전극 물질로 역시 실리콘에 비해 큰 인장 응력을 가지는 메탈실리사이드를 사용하는 경우나 실리콘 질화막 증착 온도보다 높은 열공정을 후속에 행할 경우 더욱 빈번하게 일어난다.
한편, 플라즈마를 이용한 기상화학 증착법으로 증착된 실리콘 질화막은 400 ∼ 500 도의 저온에서 플라즈마의 도움을 받는 기상반응으로 만들어진다.
이 경우에는 박막의 내부에 수소를 과량 함유하는 등 조성과 막질이 저압화학 기상증착법으로 증착된 실리콘 질화막과 달라 증착 공정후 실리콘에 대해 비교적 크기가 작은 압축 응력을 가지는 특성을 가지므로 후속공정에서 이상 형태를 발생시킬 위험이 적다.
그러나 저압 화학 증착법으로 증착된 실리콘 질화막에 비해 식각 패턴 불량을 유발하거나 전극간 절연막으로서의 역할을 하지 못하여 전극간 단선을 유발할 위험이 있다.
이를 방지하기 위하여 실리콘 질화막 하드 마스크의 두께를 늘려 식각 저항성을 높일 경우 식각을 해야 할 전극의 높이가 증가하게 되어 전극 식각 공정이 어려워지고 전극 식각후의 단차가 높아 후속의 갭필 공정, 포토공정 및 평탄화 공정의 진행을 어렵게 한다.
하드 마스크를 사용하는 경우에는 이와 같은 문제 이외에도 다음과 같은 문제가 있다.
도 1은 스토리지 노드 콘택 베이스 필름 스택 구조에서 풀 리프팅 현상을 나타낸 것으로, 필름 적층은 ILD HDP 산화막 + PE 나이트라이드 하드 마스크 + 버퍼 USG(undoped silicate glass) 산화막 + LP 나이트라이드 스페이서 + 플러그 폴리 구조이다.
도 1에서 (가)부분은 액티브 에지의 이상 물질이 액티브 전체에 걸쳐서 나타난 것을 보여주는 것으로 리프팅 발생 지역이 확장되어 FIB 데미지 영역이 연속적으로 나타남을 의미한다.
그리고 도 2는 스플릿 테스트 필름 스택 구조에서의 부분적인 리프팅 현상을 나타낸 것으로, 필름 적층은 ILD HDP 산화막 + PE 나이트라이드 하드마스크 + 버퍼 USG 산화막 + LP 나이트라이드 스페이서 + 플러그 폴리 구조에서의 리프팅 현상을 나타낸 것이다.
도 2에서 (나)부분은 리프팅 현상이 약하게 나타난 것을 보여주는 것으로 FIB 데미지를 미약하게 받은 부분이다.
이와 같은 종래 기술에서는 디바이스가 고집적화되면서 80nm급 디바이스의 콘택홀 형성은 마스크 포토레지스트 두께 부족으로 식각 공정에서 하드 마스크 필름 적용 및 버퍼 산화막 적용으로 포토레지스트 두께 부족을 해결하고 있다.
그러나 이와 같이 하드 마스크로 적용된 필름의 스트레스로 인해 후속공정 진행시 필름 리프팅이 발생하여 디바이스 페일(device fail)을 일으킨다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 콘택 형성 공정의 문제를 해결하기 위한 것으로, 스토리지 노드 콘택을 형성하기 위한 베이스 필름의 적층 구조를 달리하여 필름간 압축 응력 차이에 의해 발생하는 필름 리프팅 현상을 억제한 반도체 소자의 콘택 형성 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택 형성 방법은 반도체 기판상에 비트 라인을 형성하는 단계;상기 비트 라인을 포함하는 전면에 고밀도 플라즈마를 이용한 산화막을 사용하여 버퍼층을 형성하는 단계;상기 버퍼층상에 하드 마스크층을 형성하고 스토리지 노드 콘택을 위한 식각 공정을 진행하는 단계를 포함하고, 상기 각 단계에서 필름 형성시에 전체 필름들의 압축 응력이 리프팅을 유발하는 임계값보다 작도록 필름 두께와 인장 응력을 조절하여 상기 각층들을 적층 형성한 후에 스토리지 노드 콘택 식각 공정을 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a내지 도 3e는 각각의 필름 적층 구조에서의 응력 검증도(Stress Intensity Factor;Kc)를 나타낸 테이블이다.
본 발명은 필름간의 응력차에 의해 발생하는 리프팅 현상을 개선하기 위해 응력에 안정적인 필름 스택을 적용하여 리프팅을 개선하는 방법이다.
도 3에서 보면, 응력 검증도(Kc : Stress Intensity Factor)값이 리프팅을 유발하는 임계값을(Kic) 초과하는 경우 즉, Kc > Kic 인 경우에는 리프팅이 발생하는 것을 알 수 있다.
그리고 동전 형태(bucking)의 리프팅은 전체 필름 스택의 압축 응력이 너무 커서 유발되는 경우이다. 따라서, 필름 스택 응력, 또는 두께를 조정하여 리프팅을 개선할 수 있다.
도 3에서 각 필름의 두께 및 응력을 응력 검증도 Kc=σthk 로 표시되며, 각각의 필름 Kc값을 구하여 합산하여 전체 필름 스택의 Kc를 산출할 수 있다.
여기서, 토탈 Kc값이 포지티브 할수록 동전 모양의 리프팅에 대해 안전한 경향을 지님을 의미하게 된다.
도 3a는 스토리지 노드 콘택을 위한 버퍼 산화막으로 USG를 사용하고 스토리지 노드 콘택을 위한 하드 마스크층을 PE 나이트라이드를 사용한 경우의 Kc값을 나타낸 것으로 리프팅에 대하여 안정적이지 못한 것으로 알 수 있다.
그리고 도3b는 스토리지 노드 콘택을 위한 버퍼 산화막으로 사용되던 USG를 스킵하고, 스토리지 노드 콘택을 위한 하드 마스크층을 PE 나이트라이드를 사용한 경우의 Kc값을 나타낸 것으로 리프팅에 대하여 안정적이지 못한 것으로 알 수 있다.
그리고 도 3c는 스토리지 노드 콘택을 위한 버퍼 산화막으로 사용되던 USG를 스킵하고, 스토리지 노드 콘택을 위한 하드 마스크층을 폴리를 사용한 경우의 Kc값을 나타낸 것으로 리프팅에 대하여 안정적인 것을 알 수 있다.
그리고 도 3d와 도 3e에서와 같이 하드 마스크를 사용하지 않는 경우에도 리프팅에 대하여 안정적이지 못하다는 것을 알 수 있다.
이와 같은 원리를 이용한 본 발명에 따른 반도체 소자의 콘택 형성 방법은 다음과 같다.
도 4a와 도 4b는 본 발명에 따른 필름 적층 구조를 갖는 콘택 형성을 위한 공정 단면도이고, 도 5는 본 발명에 따른 필름 적층 구조를 갖는 경우의 리프팅 억제 상태를 나타낸 SEM 사진이다.
먼저, 도 4a에서와 같이, 반도체 기판(41)상에 하부 패턴(42)과 층간 절연막(43)이 형성된 전면에 비트라인 형성용 물질층을 증착한다.
그리고 비트라인 하드 마스크층을 형성하고 선택적으로 패터닝하여 비트 라인(44)과 비트 라인 하드 마스크(45)를 형성한다.
여기서, 비트 라인(44) 형성시에 비트 라인 베리어 메탈(도시하지 않음)로 Ti/TiN을 증착하는 경우에는 그 두께를 100∼1000Å로 한다.
그리고 비트라인 형성용 물질층으로 텅스텐을 사용하는 경우에는 300∼1000Å의 두께로 증착하고, 식각 공정은 SF6/BCL3/N2/Cl2 chemistry를 사용하고 20∼ 70mT 압력 범위에서 300∼1000W power로 진행한다.
그리고 비트 라인 하드 마스크(45)를 형성하기 위한 나이트라이드의 증착은 2000 ~ 4000Å의 두께로 하고, 식각 공정은 CF4/CHF3/O2/Ar 가스를 사용하고, 20 ~ 70mT 압력 범위에서 300∼1000W 파워를 사용하여 진행한다.
그리고 이와 같이 비트 라인을 형성한 후에 비트 라인 스페이서를 형성하기 위한 나이트라이드층을 형성하고 식각 및 세정 공정으로 비트 라인 스페이서(46)를 형성한다.
여기서, 비트라인 스페이서(46)를 형성하기 위한 나이트라이드 증착은 50 ~ 150Å 두께로 한다.
이어, 전면에 비트 라인을 절연시키기 위한 ILD(InterLayer Dielectric) HDP(High Density Plasma) 산화막(47)을 증착하고 스토리지 노드 콘택을 형성하기 위한 폴리 하드 마스크 물질층(48)을 형성한다.
여기서, ILD HDP 산화막(47)은 5000∼10000Å의 두께로 형성한다.
그리고 키 오픈 마스크 형성 및 키 오픈 식각 공정을 진행하고 포토레지스트 스트립 및 클리닝을 하여 스토리지 노드 콘택 마스크(49)를 형성한다.
이어, 도 4b에서와 같이, 스토리지 노드 콘택 하드 마스크 폴리를 식각하여 패터닝하고, 스토리지 노드 콘택 마스크를 제거하고, 패터닝된 폴리 하드 마스크를 이용하여 ILD(InterLayer Dielectric) HDP(High Density Plasma) 산화막(47)을 식각하여 스토리지 노드 콘택을 형성한다.
그리고 폴리 하드 마스크(48)를 형성하기 위한 식각 공정은 C2F6/HBr/Cl2/Ar/He chemistry를 사용하여, 5∼20mT 압력 범위, 80∼500W 파워로 진행한다.
그리고 스토리지 노드 콘택 식각 공정은 15∼50mT 정도의 압력에서, 1000∼ 2000W 정도의 파워, C4F8/C5F8/C4F6 /CH2F2/Ar/O2/Co/N2 케미스트리(chemistry)를 사용하여 진행한다.
그리고 스토리지 노드 콘택 마스크로 사용된 포토 레지스트 스트립 후에 세정 공정(H2SO4 + H2O2, 300:1 B.O.E)을 실시하여 식각 공정에서 발생한 폴리머를 제거한다.
이어, 상기 콘택홀의 측벽에 스페이서를 형성하기 위하여 LP 나이트라이드를 100∼500Å 두께로 증착하고 식각 및 세정 공정을 진행하여 LP 나이트라이드 스페이서(50)를 형성한다.
여기서, 스페이서를 형성하기 위한 나이트라이드 에치는 CF4, CHF3, Ar, O2 가스를 사용하고, 30∼60mT 압력 범위에서, 1000∼1800W 파워로 진행한다.
그리고 상기 LP 나이트라이드 스페이서(50)를 갖는 콘택홀내에 스토리지 노드 콘택 플러그 폴리를 1500∼3000Å 두께로 증착하고,에치백하여 SNC 플러그 폴리층(51)을 형성한다.
여기서, 스토리지 노드 플러그 폴리 식각 단계에서 셀 영역 및 주변회로 영역에 남아있는 폴리 하드 마스크층을 완전히 제거한다.
이와 같은 본 발명은 80nm tech 이하급의 디바이스에서 마스크 PR 두께 마진 부족으로 인해 하드마스크 필름을 적용하는 콘택 공정에서 필름 적층을 인장응력을 고려하기 때문에 도 5에서와 같이, 후속 공정 진행시 하드 마스크 필름의 상하부 필름간의 스트레스 차이에 의해 발생하는 필름 리프팅 현상을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 반도체 소자의 콘택 형성시에 비트 라인을 격리하기 위한 필름과 하드 마스크의 인장 응력을 고려하여 형성하고 콘택 공정을 진행하여 콘택홀 형성시에 필름 리프팅에 의한 결함 발생을 억제한다.
이는 반도체 소자의 신뢰성을 높이고, 수율 향상, 공정을 안정화하는 효과를 갖는다.
도 1은 종래 기술의 스토리지 노드 콘택 베이스 필름 스택 구조에서의 리프팅 현상을 나타낸 SEM 사진.
도 2는 종래 기술의 스플릿 테스트 필름 스택 구조에서의 부분적인 리프팅 현상을 나타낸 SEM 사진.
도 3a내지 도 3e는 각각의 필름 적층 구조에서의 응력 검증도(Stress Intensity Factor;Kc)를 나타낸 테이블.
도 4a와 도 4b는 본 발명에 따른 필름 적층 구조를 갖는 콘택 형성을 위한 공정 단면도.
도 5는 본 발명에 따른 필름 적층 구조를 갖는 경우의 리프팅 억제 상태를 나타낸 SEM 사진.
*도면의 주요 부분에 대한 부호의 설명
41 : 반도체 기판 42 : 하부 패턴
43 : 층간 절연막 44 : 비트 라인
45 : 비트 라인 하드 마스크 46 : 비트 라인 스페이서
47 : ILD HDP 산화막 48 : 폴리 하드 마스크
49 : 스토리지 노드 콘택 마스크 50 : LP 나이트라이드 스페이서
51 : SNC 플러그 폴리층

Claims (7)

  1. 반도체 기판상에 비트 라인을 형성하는 단계;
    상기 비트 라인을 포함하는 전면에 고밀도 플라즈마를 이용한 산화막을 사용하여 버퍼층을 형성하는 단계; 및
    상기 버퍼층상에 하드 마스크층을 형성하고 스토리지 노드 콘택을 위한 식각 공정을 진행하는 단계를 포함하고,
    상기 각 단계에서 필름 형성시에 전체 필름들의 압축 응력이 리프팅을 유발하는 임계값보다 작도록 필름 두께와 인장 응력을 조절하여 상기 각 층들을 적층 형성한 후에 스토리지 노드 콘택 식각 공정을 진행하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  2. 제1항에 있어서,
    상기 비트 라인 형성시에,
    비트 라인 베리어 메탈로 Ti/TiN을 100∼1000Å 두께로 증착하고, 텅스텐을 300∼1000Å의 두께로 증착한 후에 SF6/BCL3/N2/Cl2 케미스트리를 사용하여 20∼70mT 압력 범위에서 300∼1000W 파워로 식각 공정을 진행하여 패터닝하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  3. 제1항에 있어서,
    상기 비트 라인 상에 비트 라인 하드 마스크를 형성하기 위한 나이트라이드를 2000∼4000Å의 두께로 하고, CF4/CHF3/O2/Ar 가스를 사용하고, 20∼70mT 압력 범위에서 300∼1000W 파워를 사용하여 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  4. 제1항에 있어서,
    상기 하드 마스크층을 폴리 실리콘을 사용하여 형성하고, 패터닝시에는 C2F6/HBr/Cl2/Ar/He chemistry를 사용하여, 5∼20mT 압력 범위, 80∼500W 파워로 식각 공정을 진행하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  5. 제1항에 있어서,
    상기 스토리지 노드 콘택 식각 공정은 15∼50mT의 압력에서, 1000∼2000W의 파워, C4F8/C5F8/C4F6/CH2 F2/Ar/O2/Co/N2 케미스트리를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  6. 제1항에 있어서,
    상기 스토리지 노드 콘택 식각 공정을 진행한 후에,
    콘택홀의 측면에 LP 나이트라이드 스페이서를 형성하고, 스토리지 노드 콘택 플러그 폴리층을 1500∼3000Å 두께로 증착하고 에치백하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  7. 제1항에 있어서,
    상기 스토리지 노드 플러그 폴리 식각 단계에서 셀 영역과 주변 회로 영역에 남아있는 하드 마스크층을 모두 제거하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
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