KR101015124B1 - 반도체 장치의 콘택플러그 제조방법 - Google Patents

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Abstract

본 발명은 콘택저항을 감소시킬 수 있는 반도체 장치의 콘택플러그(contacnt plug) 제조방법에 관한 것으로, 이를 위한 본 발명의 콘택플러그 제조방법은, 기판(실리콘)의 불순물영역을 노출시키는 콘택홀을 형성하는 단계 및 상기 콘택홀에 매립되며 상기 불순물영역보다 더 큰 불순물활성도를 갖는 도전막을 이용하여 콘택플러그(실리콘게르마늄)를 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 동일 불순물에 대하여 실리콘보다 불순물 활성도가 우수한 실리콘게르마늄을 사용하여 콘택플러그를 형성함으로써, 콘택플러그와 불순물영역 사이의 콘택저항을 감소시킬 수 있는 효과가 있다.
실리콘게르마늄, 활성도, 콘택

Description

반도체 장치의 콘택플러그 제조방법{METHOD FOR FORMING CONTACT PLUG IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 콘택저항을 감소시킬 수 있는 반도체 장치의 콘택플러그(contacnt plug) 제조방법에 관한 것이다.
최근, 반도체 장치의 고집적화가 진행됨에 따라 금속배선과 활성영역을 전기적으로 연결하는 콘택플러그(contacnt plug)의 콘택면적은 점차 감소하고, 게이트 아래 활성영역(즉, 채널영역)의 불순물 도핑농도는 점차 증가하는 추세이다. 이러한 콘택면적의 감소 및 불순물 도핑농도의 증가는 소스 및 드레인영역 상에 형성된 콘택플러그의 콘택저항을 증가시키는 문제점을 유발한다. 이러한 콘택저항의 증가는 반도체 장치의 동작속도(operation speed)를 저하시키는 문제점을 유발한다. 특히, 상술한 콘택저항의 증가는 NMOS에 비하여 상대적으로 전하이동도(carrier mobility)가 작은 PMOS의 경우 더욱 심화된다.
이를 해결하기 위하여 반도체 장치의 불순물영역 즉, 소스 및 드레인영역의 도핑 농도를 증가시키거나, 또는 콘택플러그 내 불순물 도핑농도를 증가시키는 방법을 사용하여 콘택플러그의 콘택저항을 낮추고 있다.
하지만, 반도체 장치의 집적도가 증가함에 따라 콘택면적은 더욱더 감소하고, 채널영역의 불순물 도핑농도는 더욱더 증가하기 때문에 불순물영역 및 콘택플러그 내 불순물 도핑농도를 증가시키는 방법으로는 이들 사이의 콘택저항을 감소시키는데 한계가 있다. 이는 기판 및 콘택플러그에 주입된 불순물에 의해 콘택저항이 감소하기 위해서는 주입된 불순물이 활성화(Activation)되어야 하는데, 통상적으로 기판 및 콘택플러그로 사용되는 실리콘(Si)의 불순물활성도에는 한계가 있기 때문이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 콘택플러그의 콘택저항을 감소시킬 수 있는 반도체 장치의 콘택플러그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 콘택플러그 제조방법은, 기판의 불순물영역을 노출시키는 콘택홀을 형성하는 단계 및 상기 콘택홀에 매립되며 상기 불순물영역보다 더 큰 불순물활성도를 갖는 도전막을 이용하여 콘택플러그를 형성하는 단계를 포함한다. 이때, 상기 콘택플러그는 실리콘게르마늄막(SiGe)을 포함할 수 있고, 상기 기판은 실리콘막(Si)을 포함할 수 있다.
상기 불순물영역과 상기 콘택플러그는 동일 도전형의 불순물이 도핑되어 있고, 상기 불순물활성도는 상기 동일 도전형의 불순물에 대해 차이를 갖는다. 이때, 상기 불순물은 P형 불순물을 포함할 수 있다.
상기 콘택플러그에 도핑된 불순물은, 상기 도전막을 형성하는 도중에 인시튜로 도핑시키거나, 상기 도전막을 형성한 후에 엑시튜로 도핑시키거나, 또는 상기 도전막을 형성하는 도중에 인시튜 도핑하고 형성 후에 엑시튜로 추가 도핑하여 형성할 수 있다.
또한, 상기 콘택플러그는 상기 도전막 상에 실리콘막, 금속물질막 및 도전성 유기막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 콘택홀을 형성한 후, 상기 콘택홀 아래 노출된 상기 불순물영역을 소정 깊이 인위적으로 리세스하는 단계를 더 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 콘택플러그 제조방법은, P형 불순물영역을 구비하는 실리콘기판 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 P형 접합영역을 노출시키는 콘택홀을 형성하는 단계 및 상기 콘택홀에 매립되며 실리콘게르마늄막을 사용하여 콘택플러그를 형성하는 단계를 포함한다.
상기 콘택플러그는 P형 불순물이 도핑된 실리콘게르마늄막으로 형성할 수 있다. 상기 실리콘게르마늄막에 도핑된 불순물은, 상기 실리콘게르마늄막을 형성하는 도중에 인시튜로 도핑시키거나, 상기 실리콘게르마늄막을 형성한 후에 엑시튜로 도핑시키거나, 또는 상기 실리콘게르마늄막을 형성하는 도중에 인시튜 도핑하고 형성 후에 엑시튜로 추가 도핑하여 형성할 수 있다.
상기 실리콘게르마늄막을 형성하는 단계는, 500℃ ~ 800℃ 범위의 온도에서 실시할 수 있으며, 디클로로실란가스(DCS), 모노게르만가스(GeH4) 및 염화수소가스(HCl)가 혼합된 혼합가스를 사용하여 실시할 수 있다.
또한, 상기 콘택플러그는 상기 실리콘게르마늄막 상에 실리콘막, 금속물질막 및 도전성유기막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 콘택홀을 형성한 후, 상기 콘택홀 아래 노출된 상기 P형 불순물영역을 소정 깊이 인위적으로 리세스하는 단계를 더 포함할 수 있다.
상기 콘택홀은 주변회로 영역의 비트라인 콘택홀을 포함할 수 있다.
상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명의 콘택플러그 제조방법은, N형 불순물영역과 P형 불순물영역을 구비하는 실리콘기판상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 P형 불순물영역을 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀을 일부 매립하며, 실리콘게르마늄막을 사용하여 제1콘택플러그를 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 N형 불순물영역을 노출시키는 제2콘택홀을 형성하는 단계 및 상기 제1콘택플러그 상에 상기 제1콘택홀의 나머지를 매립하는 제2콘택플러그를 형성함과 동시에 상기 제2콘택홀을 매립하는 제3콘택플러그를 형성하는 단계를 포함한다.
상기 제1콘택플러그는 P형 불순물이 도핑된 실리콘게르마늄막을 사용하여 형성할 수 있다. 상기 실리콘게르마늄막에 도핑된 불순물은, 상기 실리콘게르마늄막을 형성하는 도중에 인시튜로 도핑시키거나, 상기 실리콘게르마늄막을 형성한 후에 엑시튜로 도핑시키거나, 또는 상기 실리콘게르마늄막을 형성하는 도중에 인시튜 도핑하고 형성 후에 엑시튜로 추가 도핑하여 형성할 수 있다.
상기 실리콘게르마늄막을 형성하는 단계는, 500℃ ~ 800℃ 범위의 온도에서 실시할 수 있으며, 디클로로실란가스(DCS), 모노게르만가스(GeH4) 및 염화수소가 스(HCl)가 혼합된 혼합가스를 사용하여 실시할 수 있다.
상기 제2콘택플러그 및 상기 제3콘택플러그는 실리콘막, 금속물질막 및 도전성유기막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
또한, 상기 제1콘택홀을 형성한 후, 상기 제1콘택홀 아래 노출된 상기 P형 불순물영역을 소정 깊이 인위적으로 리세스하는 단계 및 상기 제2콘택홀을 형성한 후, 상기 제2콘택홀 아래 노출된 상기 N형 불순물영역을 소정 깊이 인위적으로 리세스하는 단계를 더 포함할 수 있다.
상기 제1콘택홀 및 상기 제2콘택홀은 주변회로영역의 비트라인 콘택홀을 포함할 수 있다.
상기 과제 해결 수단을 바탕으로 하는 본 발명은, 동일 불순물에 대하여 실리콘보다 불순물활성도가 우수한 실리콘게르마늄을 사용하여 콘택플러그를 형성함으로써, 콘택플러그와 불순물영역 사이의 콘택저항을 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 콘택홀 아래 노출된 불순물영역을 소정 깊이 인위적으로 리세스하여 콘택플러그와 불순물영역 사이의 콘택면적을 증가시킴으로써, 콘택플러그와 불순물영역 사이의 콘택저항을 보다 효과적으로 감소시킬 수 있는 효과가 있다.
결과적으로, 본 발명은 불순물영역과 콘택플러그 사이의 콘택저항을 감소시 킬 수 있으며, 이를 통하여 반도체 장치의 동작속도를 향상시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 콘택저항을 감소시킬 수 있는 반도체 장치의 콘택플러그 제조방법에 관한 것이다. 이를 위해 본 발명은 동일 불순물에 대하여 불순물활성도(Activation)가 실리콘(Si)보다 우수한 실리콘게르마늄(SiGe) 화합물을 사용하여 콘택플러그를 형성하는 것을 기술적 원리로 한다.
본 발명의 실시예를 설명하기에 앞서, 실리콘게르마늄(SiGe)이 실리콘(Si)에 비하여 불순물 활성도가 우수한 이유에 대하여 자세히 설명한다.
일반적으로 실리콘-실리콘(Si-Si) 결합 사이의 거리 즉, 실리콘 격자상수는 (lattice constant)는 5.43Å이고, 게르마늄 격자상수는 5.64Å이라고 알려져 있다. 실리콘게르마늄의 경우, 실리콘 격자상수와 게르마늄 격자상수의 차이로 인하여 내부에 뒤틀림(strain)이 발생하고, 이로 인하여 어느 한 방향으로 격자상수가 실리콘 격자상수보다 큰 특징을 갖는다.
이처럼, 실리콘게르마늄은 실리콘보다 큰 격자상수를 갖기 때문에 막내 불순물 주입이 실리콘보다 용이하다. 하지만, 막내 불순물 주입이 용이하다고 해서 주 입된 불순물의 활성도가 높은 것은 아니다. 주입된 불순물이 전기적으로 활성화되기 위해서는 결정격자를 구성하고 있는 원소와 불순물 원소가 서로 치환되어야 하기 때문이다. 여기서, 실리콘게르마늄은 실리콘에 비하여 격자상수가 크기 때문에 실리콘보다 용이하게 불순물 원소가 결정격자를 구성하고 있는 원소와 치환될 수 있다. 이는 격자상수가 상대적으로 크다는 것은 이들 사이의 결합에너지가 상대적으로 작다는 것을 의미하기 때문이다. 따라서, 실리콘게르마늄은 실리콘보다 우수한 불순물 활성도를 가질 수 있다.
참고로, N형 불순물보다 P형 불순물에 대한 실리콘게르마늄의 불순물활성도가 실리콘의 불순물활성도보다 우수하다. 따라서, 본 발명의 기술적 원리를 PMOS에 적용할 경우 우수한 효과를 얻을 수 있다.
도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 반도체 장치의 콘택플러그 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 예컨대, 실리콘기판에 불순물을 이온주입하여 불순물영역(12)을 형성한다. 이때, 불순물은 P형 불순물 예컨대, 붕소(B)를 사용할 수 있다. 따라서, 불순물영역(12)의 실리콘기판에 P형 불순물이 도핑된 영역이다.
다음으로, 기판(11) 상에 절연막(13)을 형성한다. 절연막(13)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 산화막으로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP), 스핀온절연막(Spin On Dielectric, SOD)등을 사용할 수 있다. 질화막으로 실리콘질화막(Si3N4)을 사용할 수 있고, 산화질화막으로는 실리콘산화질화막(SiON)을 사용할 수 있다. 이외에도 절연막(13)은 절연특성을 갖는 모든 물질을 사용할 수 있다.
다음으로, 절연막(13) 상에 포토레지스트패턴(미도시)을 형성한 후, 포토레지스트패턴을 식각장벽(etch barrier)으로 절연막(13)을 식각하여 불순물영역(12)의 상부면을 노출시키는 콘택홀(14)을 형성한다. 콘택홀(14)을 형성하기 위한 식각공정은 건식식각법(dry etch)을 사용하여 실시할 수 있다.
다음으로, 콘택홀(14)로 인해 노출된 불순물영역(12)을 소정 깊이 인위적으로 리세스(recess)한다. 이는 후속 공정을 통하여 형성될 콘택플러그와 불순물영역(12) 사이의 콘택면적을 기설정된 콘택면적보다 증가시켜 이들 사이의 콘택저항을 감소시키기 위함이다. 이때, 기판(11) 상부면을 기준으로 리세스 깊이는 불순물영역(12)의 깊이보다 작은 것이 바람직하다.
한편, 콘택홀(14)을 형성하는 과정에서 콘택홀(14) 아래 불순물영역(12)이 일부 손실되도록 식각공정을 진행한다. 이는 콘택홀(14)을 형성하는 과정에서 콘택낫오픈(contact not open)이 발생하는 것을 방지하기 위한 것으로, 불순물영역(12)이 손실되는 깊이가 얕기 때문에 콘택플러그와 불순물영역(12) 사이의 기설정된 콘 택면적에는 거의 영향을 미치지 않는다.
다음으로, 콘택홀(14)을 형성하는 과정에서 발생된 부산물 및 불순물영역(12) 상에 형성된 자연산화막을 제거하기 위한 세정공정을 실시한다. 세정공정은 BOE(Buffered Oxide Echant)용액 또는 불산(HF)용액을 사용하여 실시할 수 있다.
도 1b에 도시된 바와 같이, 불순물영역(12) 상에 콘택홀(14)을 매립하며 불순물영역(12)보다 더 큰 불순물활성도를 갖는 도전막 즉, 실리콘막보다 불순물활성도가 우수한 실리콘게르마늄막(SiGe)을 사용하여 제1콘택플러그(15)를 형성한다. 구체적으로, 제1콘택플러그(15)는 불순물영역(12)과 동일 도전형의 불순물이 도핑된 실리콘게르마늄막으로 형성할 수 있다. 이때, 불순물을 P형 불순물을 사용할 수 있으며, P형 불순물로는 붕소를 사용할 수 있다. 참고로, P형 불순물에 대한 불순물활성도는 실리콘막보다 실리콘게르마늄막이 우수하다.
제1콘택플러그(15) 즉, P형 불순물이 도핑된 실리콘게르마늄막은 실리콘게르마늄막을 형성하는 도중에 인시튜(in-situ)로 도핑시키거나, 실리콘게르마늄막을 형성한 후에 엑시튜(ex-situ)로 도핑시키거나, 또는 실리콘게르마늄막을 형성하는 도중에 인시튜 도핑하고 형성 후에 엑시튜로 추가(addition) 도핑하여 형성할 수 있다.
제1콘택플러그(15)는 화학기상증착법(Chemical Vapor Deposition, CVD)을 사용하여 형성할 수 있다. 구체적으로, 세정공정이 완료된 기판(11)을 챔버에 로딩한 후, 실리콘(Si)소스가스 , 게르마늄(Ge)소스가스 및 염화수소가스(HCl)가 혼합된 혼합가스를 사용하여 실리콘게르마늄막으로 이루어진 제1콘택플러그(15)를 형성할 수 있다. 염화수소가스는 공정간 불순물영역(12) 상에만 실리콘게르마늄이 증착(또는 성장)되도록 절연막(13) 표면에 형성된 실리콘게르마늄막을 제거하는 역할을 수행한다. 실리콘소스가스로는 디클로로실란(dichlorosilane, DCS)가스를 사용할 수 있고, 게르마늄소스가스로는 모노게르만(monogermane, GeH4)가스를 사용할 수 있다.
여기서, 상술한 혼합가스에 불순물소스가스를 더 첨가하여 인시튜 도핑을 실시할 수도 있다. 예컨대, 불순물소스가스로는 디보란(diborana, B2H6)가스를 사용하여 P형 실리콘게르마늄을 형성할 수 있다.
상술한 제1콘택플러그(15) 형성공정은 500℃ ~ 800℃ 범위의 온도에서 실시할 수 있다. 이때, 공정온도에 따라서 실리콘게르마늄막의 결정상태는 다결정(polycrystal), 단결정(single crystal) 또는 다결정과 단결정이 혼합된 상태를 가질 수 있다.
제1콘택플러그(15)는 실리콘게르마늄막을 사용하여 도면에 도시된 바와 같이, 콘택홀(14)를 일부 매립하도록 형성하거나, 또는 도면에 도시하지는 않았지만, 콘택홀(14)를 완전히 매립하도록 형성할 수 있다.
실리콘게르마늄막은 앞서 언급한 바와 같이, 실리콘과 게르마늄 사이의 격자상수 차이에 기인한 격자 뒤틀림으로 인해 실리콘막보다 더 큰 불순물활성도를 가질 수 있다. 상술한 실리콘게르마늄막 내부의 격자 뒤틀림을 유도하기 위해서는 실리콘게르마늄막의 결정상태가 단결정일수록 유리하다. 따라서, 실리콘게르마늄막은 화학기상증착법을 사용하여 고온(예컨대, 500℃ ~ 800℃)에서 형성하는 것이 바람 직하다. 이로 인해, 실리콘게르마늄막을 형성하는 과정에서 열적 부담이 증가하여 반도체 장치의 특성이 열화될 우려가 있다. 따라서, 실리콘게르마늄막을 형성하는 과정에서 발생하는 열적 부담을 최소화하기 위하여 제1콘택플러그(15)는 50Å ~ 1000Å 범위의 두께를 갖도록 형성하는 것이 바람직하다.
도 1c에 도시된 바와 같이, 제1콘택플러그(15) 상에 콘택홀(14)의 나머지를 매립하는 제2콘택플러그(16)를 형성한다. 제2콘택플러그(16)는 제1콘택플러그(15)와 동일 물질 즉, 실리콘게르마늄으로 형성할 수 있다. 또한, 제2콘택플러그(16)는 실리콘막, 금속물질막 및 도전성유기막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수도 있다. 금속물질막으로는, 텅스텐막(W), 알루미늄막(Al), 티타늄질화막(TiN), 이리듐산화막(IrO2), 티타늄실리사이드막(TiSi), 텅스텐실리사이드막(WSi), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)등을 사용할 수 있다. 도전성유기막으로는 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene) 등을 사용할 수 있다.
한편, 제2콘택플러그(16)를 실리콘게르마늄 또는 실리콘막으로 형성한 경우에는 제2콘택플러그(16)에 불순물을 이온주입하는 단계를 추가적으로 진행할 수 있다. 이때, 이온주입공정은 불순물영역(12)과 동일한 도전형을 갖는 불순물을 사용하여 진행하는 것이 바람직하다.
이와 같이, 본 발명은 동일 불순물에 대하여 실리콘보다 불순물활성도가 우수한 실리콘게르마늄을 사용하여 콘택플러그를 형성함으로써, 콘택플러그와 불순물 영역(12) 사이의 콘택저항을 감소시킬 수 있다.
또한, 본 발명은 불순물영역(12)을 소정 두께 인위적으로 리세스하여 콘택플러그와 불순물영역(12) 사이의 콘택면적을 증가시킴으로써, 콘택플러그와 불순물영역(12) 사이의 콘택저항을 보다 효과적으로 감소시킬 수 있다.
정리하면, 본 발명은 불순물영역(12)과 콘택플러그 사이의 콘택저항을 감소시킬 수 있으며, 이를 통하여 반도체 장치의 동작속도를 향상시킬 수 있다.
이하, 본 발명의 기술적 원리를 주변회로영역의 PMOS에 적용한 경우를 예시하여 설명한다. PMOS의 경우 NMOS에 비하여 상대적으로 전하이동도(carrier mobility)가 작기 때문에 불순물영역과 콘택플러그 사이의 콘택저항이 NMOS보다 높다. 따라서, 본 발명의 기술적 원리를 주변회로영역의 PMOS에 적용할 경우, 우수한 효과를 기대할 수 있다.
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 반도체 장치의 콘택플러그 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, NMOS영역과 PMOS영역을 구비하는 기판(31) 예컨대, 실리콘기판의 각 영역상에 게이트(36)를 형성한다. 게이트(36)는 기판(31) 상에 게이트절연막(33), 게이트전극(34) 및 게이트하드마스크막(35)이 순차적으로 적층된 구조로 형성할 수 있다.
게이트절연막(33)은 산화막 예컨대, 실리콘산화막(SiO2)으로 형성할 수 있으며, 게이트절연막(33)용 실리콘산화막은 열산화법(thermal oxidation)을 사용하여 형성할 수 있다. 게이트전극(34)은 실리콘막, 금속물질막 및 도전성유기막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 게이트하드마스크막(35)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트(36) 양측벽에 게이트스페이서(37)를 형성한다. 게이트스페이서(37)는 후속 공정간 게이트전극(34)을 보호하는 역할을 수행함과 동시에 콘택플러그와 게이트전극(34) 사이에 전기적단락이 발생하는 것을 방지하는 역할을 수행한다. 게이트스페이서(37)는 질화막 예컨대, 실리콘질화막으로 형성할 수 있다.
예를 들어, 게이트스페이서(37)는 게이트(36)를 포함하는 구조물 전면에 실리콘질화막을 형성한 후, 전면식각공정 예컨대, 에치백(etchback)을 실시하여 실리콘질화막을 게이트(36) 양측벽에 잔류시키는 일련의 공정과정을 통하여 형성할 수 있다.
다음으로, NMOS 영역을 덮는 포토레지스트패턴(미도시)을 형성한 후, PMOS 영역의 게이트(36) 양측 기판(31)에 P형 불순물을 이온주입하여 P형 불순물영역(32P) 예컨대, P형 소스 및 드레인영역을 형성한다. P형 불순물로는 붕소(B)를 사용할 수 있다.
다음으로, NMOS 영역을 덮는 포토레지스트패턴을 제거한 후, PMOS 영역을 덮는 포토레지스트패턴(미도시)을 형성한다. 이어서, NMOS 영역의 게이트(36) 양측 기판(31)에 N형 불순물을 이온주입하여 N형 불순물영역(32N)을 형성한다. N형 불순물로는 인(P)을 사용할 수 있다.
도 2b에 도시된 바와 같이, 게이트(36)를 포함하는 구조물을 덮는 절연막(38)을 형성한다. 절연막(38)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 이외에도, 절연막(38)은 절연특성을 갖는 모든 물질을 사용할 수 있다.
다음으로, 절연막(38) 상에 NMOS 영역을 덮고 PMOS 영역의 P형 불순물영역(32P)의 상부를 오픈하는 개구부를 갖는 포토레지스트패턴(39)을 형성한다.
다음으로, 포토레지스트패턴(39)를 식각장벽으로 절연막(38)을 식각하여 P형 불순물영역(32P)의 상부면을 노출시키는 제1콘택홀(40)을 형성한다. 이때, 제1콘택홀(40)은 주변회로영역의 비트라인 콘택홀일 수 있다.
제1콘택홀(40)을 형성하기 위한 식각공정은, 건식식각법을 사용하여 실시할 수 있다.
다음으로, 제1콘택홀(40)으로 인해 노출된 P형 불순물영역(32P)을 소정 깊이 의도적으로 리세스한다. 이는 후속 공정을 통하여 형성된 콘택플러그와 P형 불순물영역(32P) 사이의 콘택면적을 기설정된 콘택면적보다 증가시켜 이들 사이의 콘택저항을 감소시키기 위함이다. 이때, 기판(31) 상부면을 기준으로 리세스 깊이는 P형 불순물영역(32P)의 깊이보다 작은 것이 바람직하다.
한편, 제1콘택홀(40)을 형성하는 과정에서 제1콘택홀(40) 아래 P형 불순물영역(32P)이 일부 손실되도록 식각공정을 진행한다. 이는 제1콘택홀(40)을 형성하는 과정에서 콘택낫오픈(contact not open)이 발생하는 것을 방지하기 위한 것으로, P형 불순물영역(32P)이 손실되는 깊이가 얕기 때문에 콘택플러그와 P형 불순물영 역(32P) 사이의 기설정된 콘택면적에는 거의 영향을 미치지 않는다.
다음으로, 제1콘택홀(40)을 형성하는 과정에서 발생된 부산물 및 P형 불순물영역(32P) 상에 형성된 자연산화막을 제거하기 위한 세정공정을 실시한다. 세정공정은 BOE(Buffered Oxide Echant)용액 또는 불산(HF)용액을 사용하여 실시할 수 있다.
도 2c에 도시된 바와 같이, 포토레지스트패턴(39)을 제거한 후, P형 불순물영역(32P) 상에 제1콘택홀(40)을 일부 매립하는 제1콘택플러그(41)를 형성한다. 제1콘택플러그(41)는 동일 불순물에 대하여 실리콘막보다 불순물활성도가 우수한 실리콘게르마늄막으로 형성하는 것이 바람직하다. 구체적으로, 제1콘택플러그(41)는 P형 불순물영역(32P)과 동일 도전형의 불순물이 도핑된 실리콘게르마늄막으로 형성할 수 있다. 이때, 불순물을 P형 불순물을 사용할 수 있으며, P형 불순물로는 붕소를 사용할 수 있다. 참고로, P형 불순물에 대한 불순물활성도는 실리콘막보다 실리콘게르마늄막이 우수하다.
제1콘택플러그(41) 즉, P형 불순물이 도핑된 실리콘게르마늄막은 실리콘게르마늄막을 형성하는 도중에 인시튜(in-situ)로 도핑시키거나, 실리콘게르마늄막을 형성한 후에 엑시튜(ex-situ)로 도핑시키거나, 또는 실리콘게르마늄막을 형성하는 도중에 인시튜 도핑하고 형성 후에 엑시튜로 추가(addition) 도핑하여 형성할 수 있다.
제1콘택플러그(41)는 화학기상증착법(Chemical Vapor Deposition, CVD)을 사용하여 형성할 수 있다. 구체적으로, 세정공정이 완료된 기판(31)을 챔버에 로딩한 후, 실리콘(Si)소스가스 , 게르마늄(Ge)소스가스 및 염화수소가스(HCl)가 혼합된 혼합가스를 사용하여 실리콘게르마늄으로 이루어진 제1콘택플러그(41)를 형성할 수 있다. 염화수소가스는 공정간 P형 불순물영역(32P) 상에만 실리콘게르마늄이 증착(또는 성장)되도록 절연막(38) 표면에 형성된 실리콘게르마늄을 제거하는 역할을 수행한다. 실리콘소스가스로는 디클로로실란(dichlorosilane, DCS)가스를 사용할 수 있고, 게르마늄소스가스로는 모노게르만(monogermane, GeH4)가스를 사용할 수 있다.
여기서, 상술한 혼합가스에 불순물소스가스를 더 첨가하여 인시튜 도핑을 실시할 수도 있다. 예컨대, 불순물소스가스로는 디보란(diborana, B2H6)가스를 사용하여 P형 실리콘게르마늄막을 형성할 수 있다.
제1콘택플러그(41) 형성공정은 500℃ ~ 800℃ 범위의 온도에서 실시할 수 있다. 이때, 공정온도에 따라서 실리콘게르마늄막의 결정상태는 다결정(polycrystal), 단결정(single crystal) 또는 다결정과 단결정이 혼합된 상태를 가질 수 있다.
제1콘택플러그(41)는 실리콘게르마늄막을 사용하여 도면에 도시된 바와 같이, 제1콘택홀(40)를 일부 매립하도록 형성하거나, 또는 도면에 도시하지는 않았지만, 제1콘택홀(40)를 완전히 매립하도록 형성할 수 있다.
실리콘게르마늄막은 앞서 언급한 바와 같이, 실리콘과 게르마늄 사이의 격자상수 차이에 기인한 격자 뒤틀림으로 인해 실리콘막보다 더 큰 불순물활성도를 가 질 수 있다. 상술한 실리콘게르마늄막 내부의 격자 뒤틀림을 유도하기 위해서는 실리콘게르마늄막의 결정상태가 단결정일수록 유리하다. 따라서, 실리콘게르마늄막은 화학기상증착법을 사용하여 고온(예컨대, 500℃ ~ 800℃)에서 형성하는 것이 바람직하다. 이로 인해, 실리콘게르마늄막을 형성하는 과정에서 열적 부담이 증가하여 반도체 장치의 특성이 열화될 우려가 있다. 따라서, 실리콘게르마늄막을 형성하는 과정에서 발생하는 열적 부담을 최소화하기 위하여 제1콘택플러그(41)는 50Å ~ 1000Å 범위의 두께를 갖도록 형성하는 것이 바람직하다
도 2d에 도시된 바와 같이, 절연막(38) 상에 PMOS 영역을 덮고, NMOS 영역의 N형 불순물영역(32N)의 상부를 오픈하는 개구부를 갖는 포토레지스트패턴(45)을 형성한다.
다음으로, 포토레지스트패턴(45)을 식각장벽으로 절연막(38)을 식각하여 N형 불순물영역(32N)의 상부면을 노출시키는 제2콘택홀(42)을 형성한다. 제2콘택홀(42)은 주변회로영역의 비트라인 콘택홀로 작용한다. 제2콘택홀(42)을 형성하기 위한 식각공정은 건식식각법을 사용하여 실시할 수 있다.
다음으로, 제2콘택홀(42)로 인하여 노출된 N형 불순물영역(32N)을 소정 두께 의도적으로 리세스한다. 이는 후속 공정을 통하여 형성될 콘택플러그와 N형 불순물영역(32N) 사이의 콘택면적을 기설정된 콘택면적보다 증가시켜 이들 사이의 콘택저항을 감소시키기 위함이다. 이때, 기판(31) 상부면을 기준으로 리세스 깊이는 N형 불순물영역(32N)의 깊이보다 작은 것이 바람직하다.
한편, 제2콘택홀(42)을 형성하는 과정에서 제1콘택홀(42) 아래 N형 불순물영 역(32N)이 일부 손실되도록 식각공정을 진행한다. 이는 제2콘택홀(42)을 형성하는 과정에서 콘택낫오픈(contact not open)이 발생하는 것을 방지하기 위한 것으로, N형 불순물영역(32N)이 손실되는 깊이가 얕기 때문에 콘택플러그와 N형 불순물영역(32N) 사이의 기설정된 콘택면적에는 거의 영향을 미치지 않는다.
도 2e에 도시된 바와 같이, 포토레지스트패턴(45)을 제거한 후, PMOS 영역의 제1콘택플러그(41) 상에 제1콘택홀(40)의 나머지를 매립하는 제2콘택플러그(43)를 형성함과 동시에 NMOS 영역의 N형 불순물영역(32N) 상에 제2콘택홀(42)을 매립하는 제3콘택플러그(44)를 형성한다.
제2콘택플러그(43) 및 제3콘택플러그(44)는 제1콘택플러그(41)과 동일 물질 즉, 실리콘게르마늄으로 형성할 수 있다. 또한, 제2콘택플러그(43) 및 제3콘택플러그(44)는 실리콘막, 금속물질막 및 도전성유기막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수도 있다. 금속물질막으로는, 텅스텐막(W), 알루미늄막(Al), 티타늄질화막(TiN), 이리듐산화막(IrO2), 티타늄실리사이드막(TiSi), 텅스텐실리사이드막(WSi), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)등을 사용할 수 있다. 도전성유기막으로는 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene) 등을 사용할 수 있다.
한편, 제2콘택플러그(43) 및 제3콘택플러그(44)를 실리콘게르마늄 또는 실리콘막으로 형성한 경우, 제2콘택플러그(43) 및 제3콘택플러그(44)를 형성함과 동시에 인시튜 도핑을 진행하거나, 제2콘택플러그(43) 및 제3콘택플러그(44)를 형성한 후 엑시튜 도핑을 진행하는 것이 바람직하다. 이때, 불순물은 불순물영역과 동일한 도전형을 갖는 불순물을 사용하여 진행하는 것이 바람직하다. 즉, 제2콘택플러그(43)는 P형 불순물을 도핑하고, 제3콘택플러그(44)는 N형 불순물을 도핑하는 것이 바람직하다.
이와 같이, 본 발명은 동일 도전형의 불순물에 대하여 실리콘보다 불순물활성도가 우수한 실리콘게르마늄을 사용하여 콘택플러그를 형성함으로써, 콘택플러그와 불순물영역 사이의 콘택저항을 감소시킬 수 있다.
또한, 본 발명은 불순물영역을 소정 두께 인위적으로 리세스하여 콘택플러그와 불순물영역 사이의 콘택면적을 증가시킴으로써, 콘택플러그와 불순물영역 사이의 콘택저항을 보다 효과적으로 감소시킬 수 있다.
정리하면, 본 발명은 불순물영역과 콘택플러그 사이의 콘택저항을 감소시킬 수 있으며, 이를 통하여 반도체 장치의 동작속도를 향상시킬 수 있다. 특히, NMOS에 비하여 상대적으로 전하이동도가 작은 PMOS의 동작속도를 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 반도체 장치의 콘택플러그 제조방법을 도시한 공정단면도.
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 반도체 장치의 콘택플러그 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
11, 31 : 기판 12 : 불순물영역
13, 38 : 절연막 14 : 콘택홀
15, 41 : 제1콘택플러그 16, 43 : 제2콘택플러그
40 : 제1콘택홀 42 : 제2콘택홀
44 : 제3콘택플러그

Claims (24)

  1. 기판에 불순물영역을 형성하는 단계;
    상기 기판 상에 상기 불순물영역을 노출시키는 콘택홀을 구비한 절연막을 형성하는 단계; 및
    상기 불순물영역에 도핑된 불순물과 동일한 불순물이 도핑되고, 상기 불순물에 대하여 상기 기판보다 큰 불순물활성도를 갖는 도전막을 상기 콘택홀에 매립하여 콘택플러그를 형성하는 단계
    를 포함하는 반도체 장치의 콘택플러그 제조방법.
  2. 제1항에 있어서,
    상기 콘택플러그는 실리콘게르마늄막(SiGe)을 포함하는 반도체 장치의 콘택플러그 제조방법.
  3. 제2항에 있어서,
    상기 기판은 실리콘막(Si)을 포함하는 반도체 장치의 콘택플러그 제조방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 불순물은 P형 불순물을 포함하는 반도체 장치의 콘택플러그 제조방법.
  6. 제1항에 있어서,
    상기 콘택플러그를 형성하는 단계에서 상기 불순물은
    상기 도전막을 형성하는 도중에 인시튜로 도핑시키거나, 상기 도전막을 형성한 후에 엑시튜로 도핑시키거나, 또는 상기 도전막을 형성하는 도중에 인시튜 도핑하고 형성 후에 엑시튜로 추가 도핑시키는 반도체 장치의 콘택플러그 제조방법.
  7. 제1항에 있어서,
    상기 콘택플러그는 상기 도전막 상에 실리콘막, 금속물질막 및 도전성유기막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막을 형성하는 단계를 더 포함하는 반도체 장치의 콘택플러그 제조방법.
  8. 제1항에 있어서,
    상기 콘택홀을 형성한 후, 상기 콘택홀 아래 노출된 상기 불순물영역을 소정 깊이 인위적으로 리세스하는 단계를 더 포함하는 반도체 장치의 콘택플러그 제조방법.
  9. 실리콘기판에 P형 불순물영역을 형성하는 단계;
    상기 P형 불순물영역을 구비하는 실리콘기판 상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 P형 불순물영역을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 P형 불순물영역에 도핑된 불순물과 동일한 불순물이 도핑되고, 상기 불순물에 대하여 상기 실리콘기판보다 큰 불순물활성도를 갖는 실리콘게르마늄막을 상기 콘택홀에 매립하여 콘택플러그를 형성하는 단계
    를 포함하는 반도체 장치의 콘택플러그 제조방법.
  10. 제9항에 있어서,
    상기 콘택플러그와 상기 P형 불순물영역은 서로 동일한 불순물이 도핑된 반도체 장치의 콘택플러그 제조방법.
  11. 제9항에 있어서,
    상기 콘택플러그를 형성하는 단계에서 상기 P형 불순물은
    상기 실리콘게르마늄막을 형성하는 도중에 인시튜로 도핑시키거나, 상기 실리콘게르마늄막을 형성한 후에 엑시튜로 도핑시키거나, 또는 상기 실리콘게르마늄막을 형성하는 도중에 인시튜 도핑하고 형성 후에 엑시튜로 추가 도핑시키는 반도체 장치의 콘택플러그 제조방법.
  12. 제9항에 있어서,
    상기 실리콘게르마늄막은 500℃ ~ 800℃ 범위의 온도에서 형성하는 반도체 장치의 콘택플러그 제조방법.
  13. 제9항에 있어서,
    상기 실리콘게르마늄막은 디클로로실란가스(DCS), 모노게르만가스(GeH4) 및 염화수소가스(HCl)가 혼합된 혼합가스를 사용하여 형성하는 반도체 장치의 콘택플러그 제조방법.
  14. 제9항에 있어서,
    상기 콘택플러그는 상기 실리콘게르마늄막 상에 실리콘막, 금속물질막 및 도전성유기막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막을 형성하는 단계를 더 포함하는 반도체 장치의 콘택플러그 제조방법.
  15. 제9항에 있어서,
    상기 콘택홀을 형성한 후, 상기 콘택홀 아래 노출된 상기 P형 불순물영역을 소정 깊이 인위적으로 리세스하는 단계를 더 포함하는 반도체 장치의 콘택플러그 제조방법.
  16. 제9항에 있어서,
    상기 콘택홀은 주변회로 영역의 비트라인 콘택홀을 포함하는 반도체 장치의 콘택플러그 제조방법.
  17. N형 불순물영역과 P형 불순물영역을 구비하는 실리콘기판상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 P형 불순물영역을 노출시키는 제1 콘택홀을 형성하는 단계;
    상기 제1콘택홀을 일부 매립하며, 실리콘게르마늄막을 사용하여 제1콘택플러그를 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 N형 불순물영역을 노출시키는 제2콘택홀을 형성하는 단계; 및
    상기 제1콘택플러그 상에 상기 제1콘택홀의 나머지를 매립하는 제2콘택플러그를 형성함과 동시에 상기 제2콘택홀을 매립하는 제3콘택플러그를 형성하는 단계
    를 포함하는 반도체 장치의 콘택플러그 제조방법.
  18. 제17항에 있어서,
    상기 제1콘택플러그는 P형 불순물이 도핑된 실리콘게르마늄막을 사용하여 형성하는 반도체 장치의 콘택플러그 제조방법.
  19. 제18항에 있어서,
    상기 실리콘게르마늄막에 도핑된 불순물은,
    상기 실리콘게르마늄막을 형성하는 도중에 인시튜로 도핑시키거나, 상기 실리콘게르마늄막을 형성한 후에 엑시튜로 도핑시키거나, 또는 상기 실리콘게르마늄막을 형성하는 도중에 인시튜 도핑하고 형성 후에 엑시튜로 추가 도핑시키는 반도 체 장치의 콘택플러그 제조방법.
  20. 제17항에 있어서,
    상기 실리콘게르마늄막을 형성하는 단계는,
    500℃ ~ 800℃ 범위의 온도에서 실시하는 반도체 장치의 콘택플러그 제조방법.
  21. 제17항에 있어서,
    상기 실리콘게르마늄막을 형성하는 단계는,
    디클로로실란가스(DCS), 모노게르만가스(GeH4) 및 염화수소가스(HCl)가 혼합된 혼합가스를 사용하여 실시하는 반도체 장치의 콘택플러그 제조방법.
  22. 제17항에 있어서,
    상기 제2콘택플러그 및 상기 제3콘택플러그는 실리콘막, 금속물질막 및 도전성유기막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성하는 반도체 장치의 콘택플러그 제조방법.
  23. 제17항에 있어서,
    상기 제1콘택홀을 형성한 후, 상기 제1콘택홀 아래 노출된 상기 P형 불순물영역을 소정 깊이 인위적으로 리세스하는 단계; 및
    상기 제2콘택홀을 형성한 후, 상기 제2콘택홀 아래 노출된 상기 N형 불순물영역을 소정 깊이 인위적으로 리세스하는 단계
    를 더 포함하는 반도체 장치의 콘택플러그 제조방법.
  24. 제17항에 있어서,
    상기 제1콘택홀 및 상기 제2콘택홀은 주변회로영역의 비트라인 콘택홀을 포함하는 반도체 장치의 콘택플러그 제조방법.
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* Cited by examiner, † Cited by third party
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KR100517328B1 (ko) * 2002-09-17 2005-09-28 주식회사 하이닉스반도체 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법
KR20080029574A (ko) * 2006-09-29 2008-04-03 주식회사 하이닉스반도체 인시츄 식각 방식에 의한 반도체소자의 리세스된 콘택플러그 형성 방법

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