KR940000827B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치 및 그 제조방법
제1도는 본 발명의 1실시예에 따른 반도체장치를 나타낸 단면도.
제2도는 시험제작한 테스트디바이스에 대하여 접촉저항과 Aℓ배선의 저항불량률을 평가한 결과를 나타낸 도면.
제3도는 단결정실리콘층의 파셋트(Facet)의 깊이와 다결정실리콘층의 평균결정입경(平均結晶粒俓)과의 관계에 대하여 Aℓ배선과 저항불량률이 어떻게 변화하는가를 나타낸 도면.
제4도는 종래의 반도체장치를 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12n+확산층
13 : 절연막 14 : 접속구멍
15a : 단결정실리콘층 15b : 다결정실리콘층
16 : Aℓ배선 17 : 파셋트(Facet)
[산업상의 이용분야]
본 발명은 반도체장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
MOS. LSI에서는 고집적화에 따라 접속구멍에 대한 SAC(Self-Align contact)기술 및 접속의 평탄화기술이 중요하게 되고 있다. 근년, 이들 2개의 기술을 동시에 완성시키는 기술로서 SEG(실리콘선택에 피택셜성장)기술이 주목되고 있다.
이하, 제4도를 참조하면서 SEG기술을 이용한 반도체장치의 제조방법에 대하여 설명한다.
우선 P형 반도체기판(1)의 n+형 소오스·드레인확산층(2)을 형성한 후, 기판 (1)상에 절연층(3)을 형성한다. 또 절연층(3)에 소오스.드레인확산층(2)에 이르는 접속구멍(4)을 형성한다. 그리고난 후에 SEG기술을 이용하여 접속구멍(4)을 소오스.드레인확산층(2)과 동일도전형(n형)의 단결정실리콘층(5)으로 매립한다. 그리고 접속구멍(4)상에 Aℓ배선(6)을 형성한다.
이와 같이 접속구멍(4)은 단결정실리콘층(5)에 의해 매립되고, 또 Aℓ배선 (6)은 SAC기술에 의해 소오스·드레인확산층(2)와 전기적으로 접속된다. 이에 의해 접속구멍(4)의 평탄화와 Aℓ배선(6)의 셀프얼라인 접속이 해결된 것처럼 보였다.
그런데 고집적화된 LSI의 미세접속에서는 그 접속구멍의 크기가 1㎛이하로 되기 때문에 그 형상이 실제로는 원주형태로 구성된다. 이 때문에 원주형태의 접속구멍에 SEG기술을 이용하여 단결정실리콘층을 매립하면 이 실리콘층에는 웨이퍼표면에 대하여 기울기를 가진 평면, 이른바 파셋트(Facet)가 형성된다. 이것은, 예컨대 Si(100)웨이퍼에서는 (311)면의 파셋트가 나타나는 것으로 알려져 있다.
따라서 상기 제4도에 나타낸 바와 같이 원주형태의 접속구멍(4)주변에서는 단결정실리콘층(5)의 파셋트(7)로 인하여 완전히 평탄화되지 않고 그 곳에는 웅덩이가 발생한다. 즉, 접속구멍(4)에서의 단차는 이것을 단결정실리콘층(5)에 의해 매립하지 않는 경우보다는 개선되지만 아직 완전히는 개선되지 않는다. 따라서 이 상태에서 Aℓ(6)을 형성하면 그 단차부에서 Aℓ배선(6)의 단선이 발생하는 경우가 있다.
그런데 매립형태가 완전히 평탄화방법의 하나로서 다결정실리콘의 선택성장기술이 있다. 그러나 이 경우 소오스·드레인확산층상의 자연산화막제거가 불충분하게 된다. 이 때문에 다결정실리콘층가 소오스.드레인 확산층간에 SiO2층이 남아 이 SiO2층으로 인하여 접속부분의 저항이 증가 하는 결점이 발생한다.
이와 같이 종래에는 SEG기술이 주목되고 있었으나 이 SEG기술을 이용한 단결정실리콘층의 매립에서는 파셋트가 발생하기 때문에 완전하게 평탄화되지 않는 결점이 있었다. 또 선택성장기술을 이용한 다결정실리콘층의 매립엣는 자연산화막 제거가 불충분하게 되어 접속부분의 저항이 증가한다는 하는 문제점이 있었다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 발명된 것으로, 접속구멍에 SEG기술을 이용하여 실리콘층을 매립할 경우에 파셋트의 영향을 받지 않는 실용상 충분한 평탄성을 갖춤과 동시에 Aℓ배선과 소오스.드레인확산층간에 실용상 충분히 낮은 접속저항을 실현할 수 있는 반도체장치 및 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명의 반도체장치는 반도체기판과 이 반도체기판의 표면영역에 형성되는 확산층, 이확산층상에 접속구멍을 형성하기 위해 상기 반도체기판상에 형성되는 절연층, 상기 접속구멍내의 상기 확산층상에 형성되는 단결정실리콘층, 상기 접속구멍이 매립되도록 상기 단결정실리콘층상에 형성되는 비단결정실리콘층 및 이 비단결정실리콘층상에 형성되는 배선층을 갖추고 있다.
또한 상기 단결정실리콘층은 그 막두께가 0.3㎛이하로 되어 있다.
또한 상기 비단결정실리콘층은 다결정실리콘층이며 상기 단결정실리콘층에 발생되는 파셋트의 깊이는 다결정실리콘층의 평균결정입경이하로 되도록 구성되어 있다.
그리고 이와 같은 반도체장치의 제조방법으로서는 우선, 반도체기판의 표면영역에 확산층을 형성하고 이 확산층을 포함하는 상기 반도체기판상에 절연층을 형성하고 이 절연층에 상기 확산층에 이르도록 접속구멍을 형성한다. 또 실리콘선택 성장기술을 이용하여 상기 접속구멍에 단결정실리콘층을 선택성장시킨후에 계속해서 상기 접속구멍에 비단결정실리콘층을 선택성장시켜 이들 단결정실리콘 및 비단결정실리콘층에 의해 상기 접속구멍을 매립한다. 그리고 상기 비단결정실리콘상에 배선층을 형성하여 상기 확산층과 상기 배선층을 전기적으로 접속시킨다.
[작용]
이와 같은 구성에 의하면, 접속구멍은 확산층에 인접하여 형성되는 단결정실리콘층과 이 단결정실리콘층상에 형성되는 비단결정실리콘층에 의해 매립된다. 이 때문에 파셋트의 영향을 극력 억제할 수 있음과 동시에 확산층과 배선층간에 실용상 충분히 낮은 접속저항을 실현할 수 있다.
또한 상기 단결정실리콘의 막두께는 0.3㎛이하이기 때문에 파셋트가 작아지며, 상기 비단결정실리콘층이 다결정실리콘층 일때는 그 다결정실리콘층의 평균결정입경(平菌結晶粒徑)이 지나치게 커지는 일이 없어 접속구멍의 평균화효과도 줄어드는 일이 없다.
또한 상기 비결정실리콘층이 다결정실리콘층인 경우에는 단결정실리콘층에 발생하는 파셋트의 깊이가 다결정실리콘층의 평균결정입경이하가 되기 때문에 그 접속구멍에서는 상기 파셋트의 영향을 완전히 없앨 수 있어 실용상 충분한 평탄성을 갖게 할 수 있다.
그리고 그 제조방법이 SEG기술에 의한 단결정실리콘층을 형성한 후에 이어서 비단결정실리콘층을 형성하도록 구성되어 있으므로 확산층상에 존재하는 자연산화막은 단결정실리콘층의 SEG기술에 의해 완전히 제거할 수 있다. 또 단결정실리콘층을 형성한 후에 산화성가스분위기에 노출시키는 일 없이 계속해서 비단결정실리콘층을 선택성장시키기 때문에 단결정실리콘층과 비단결정실리콘층의 전기적도통을 양호하게 할 수 있다.
[실시예]
이하, 본 발명의 1실시예를 도면을 참조해서 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 반도체장치를 나타낸 것이다. 여기에서 참조부번호 11은 P형 반도체 기판, 12는 n+확산층, 13은 절연층, 14는 접속구멍, 15a는 단결정실리콘층, 15b는 다결정실리콘층, 16은 Aℓ배선이다.
P형 반도체기판(11)의 표면영역에는 n+확산층(12 ; 예컨대 MOS형 FET이 소오스·드레인확산층)이 형성되어 있다. n+확산층(12)을 포함하는 반도체기판(11)상에는 절연층(13)이 형성되어 있는 바, 이 절연층(13)에는 n+확산층(12)에 이르는 접속구멍(14)이 형성되어 있다. 또 접속구멍(14)내에는 n+확산층(12)에 인접하여 단결정실리콘층(15a)이 형성되어 있다. 한편, 이 단결정실리콘층(15a)에는 파셋트(17)가 형성되어 있다.
또한 접속구멍(14)내의 단결정실리콘층(15a)상에는 접속구멍(14)이 매립되도록 다결정실리콘층(15b)이 형성되어 있다. 한편, 단결정실리콘층(15a)에 발생하는 파셋트(17)의 깊이(d)는 다결정실리콘층(15b)의 평균결정입경이하로 되어 있다. 그리고 평탄화된 접속구멍(14)상에는 Aℓ배선(16)이 형성되어 있고, n+확산층(12)과 Aℓ(16)이 전기적으로 접속되어 있다.
이어서 제1도를 참조하여 본 발명의 1실시예에 따른 반도체장치의 제조방법에 관해 상세히 설명한다.
우선, P형 반도체기판(11: 예컨대 P형 Si(100)웨이퍼)상에 표면불순물농도가 1.5×1020cm-3정도인 n+확산층(12)을 형성한다. 이어서 n+확산층(12)을 포함하는 반도체기판(11)상에 두께 1.6㎛정도의 절연층(13; 예컨대 SiO2)을 형성한다. 또한 이 절연층(13)에 n+확산층(12)에 이르도록 직경 0.8㎛정도의 원추형태의 접속구멍(14)을 형성한다.
그리고난 후 반응로를 이용하여 SiH2Cℓ2,HCℓ,H2가스에 의해 실리콘선택에 피택셜성장을 행하여 접속구멍(14)에 두께 0.2㎛정도의 단결정실리콘(15a)을 선택성장시킨다. 이때 n+확산층(12)상에 존재하는 자연산화막은 단결정실리콘층(15a)의 SEG기술에 의해 완전히 제거되어 n+확산층(12)과 단결정실리콘층(15a)과는 낮은 저항으로 전기적으로 접속된다. 또한 단결정실리콘층(15a)에는 파셋트(17)가 형성되며 그 파셋트(17)의 깊이(d)는 0.1㎛정도가 된다. 한편, 단결정실리콘층(15a)은 그것에 발생하는 파셋트(17)의 깊이(d)가 그후에 형성되는 다결정실리콘층(15b)의 평균결정입경이하가 되도록 형성된다.
이어서 이 실리콘기판(11)을 반응로에서 꺼내는 일 없이, 즉, 산화성 가스분위기에 노출시키는 일 없이 접속구멍(14)내의 단결정실리콘층(15a)상에 두께 1.4㎛정도의 다결정실리콘층(15b)을 선택성장시켜 접속구멍(14)을 매립한다. 이때 단결정실리콘층(15a)과 다결정실리콘층(15b)사이에는 자연산화막(SiO2막)이 형성되는 일이 없고 단결정실리콘층(15a)과 다결정실리콘층(15b)은 낮은 저항으로 전기적으로 접속된다. 또 단결정실리콘층(15a)의 평균결정입경이하가 되도록 단결정실리콘층 (15a) 및 다결정실리콘층(15b)의 성장조건이 제어된다. 예컨대, 파셋트(17)의 깊이(d)가 0.1㎛정도인 경우, 다결정실리콘층의 평균결정입경은 0.15㎛정도로 하는 것이 좋다. 그렇게 함으로써 접속구멍(14)상을 실용상 충분히 평탄화할 수 있다. 한편, 다결정실리콘층의 평균결정입경이 너무 커지게 되면 접속구멍(14)상의 평탄화에 역행하므로 단결정실리콘층(15a)의 두께는 가능한 한 얇게(0.3㎛이하)해 둘 필요가 있다. 그런데 동일한 반응로에 있어서 선택성장시키는 실리콘층을 단결정에서 다결정으로 변화시키는 것은 가스농도, 압력, 온도, 가스류등의 성장조건을 적절하게 제어하면 가능하다.
그리고난 후, 접속구멍(14)내의 단결정 및 다결정실리콘층(15a,25b)에 접속구멍(14)아래의 확산층(12)과 동일도전형(n형)의 불순물인, 인(P), 비소(As)등을 이온주입하고 약 900℃의 n2분위기중에서서 열처리를 행한다. 그리고 평탄화된 접속구멍(14)상에서 Aℓ배선(16)을 형성하고 n+확산층(12)과 Aℓ배선(16)을 전기적으로 접속한다.
이와 같은 구성에 의하면, 접속구멍(14)내에 실리콘층을 매립할 경우, 우선, SEG기술에 의한 다결정실리콘층(15a)을 형성하고 이어서 SEG기술에 의한 단결정실리콘층(15b)을 형성하도록 하고 있다. 이 때문에 n+확산층(12)상에 존재하는 자연산화막은 단결정실리콘층(15a)의 SEG기술에 의해 완전히 제거되고 n+확산층(12)과 단결정실리콘층(15a)과는 낮은 저항으로 전기적으로 접속된다. 또 단결정실리콘층 (15a)을 형성한 후, 산화성 가스분위기에 노출시키는 일 없이 계속해서 다결정실리콘층(15b)을 선택성장시키기 때문에 단결정실리콘층(15a)과 다결정실리콘층(15b)의 전기적도통이 양호하게 된다. 또한 단결정실리콘층(15a)에 발생하는 파셋트(17)의 깊이(d)가 다결정실리콘층(15b)의 평균결정입경이하이므로 파셋트(17)의 영향도 없게 되어 접속구멍(14)의 평탄화가 실현된다.
이에 따라 디바이스의 수율을 저하시키는 일 없이 셀프얼라인접속과 접속의 평탄화를 동시에 실현할 수 있다. 셀프얼라인접속과 접속의 평탄화는, 예컨대 DRAM등의 메모리디바이스에 있어서는 메모리셀면적의 10%이상의 축소를 가능하게 한다. 또 서브마이크로이후의 미세, 고집적디바이스에 있어서는 칩트기를 생각처럼 작게 할 수 없어 패캐지에 넣는 것이 곤란하여 실용적인 고집적디바이스의 실현이 어려워지고 있는데 본 발명에 의해 셀면적의 축소를 행함으로써 제조수율의 저하없이 축소가 가능하게 되어 실용적인 고집적디바이스의 실현이 가능해진다.
제2도는 상기 실시예, 그 비교예 및 종래예1 및 2에 따른 각각의 테스트디바이스를 시험제작하여 이들 테스트디바이스의 접속저항 및 Aℓ배선의 저항불량률에 대해 평가한 결과를 나타낸 것이다. 여기에서 비교예라는 것은 상기 실시예에 비하여 접속구멍내의 단결정실리콘층의 두께를 두껍게 한 것, 즉, 단결정실리콘층의 두께를 0.6㎛정도, 다결정실리콘층의 두께를 1.0㎛정도로 한 것이다. 한편, 비교예에서는 단결정실리콘층의 파셋트의 깊이가 0.3㎛정도가 된다. 또 종래예1이라는 것은 접속구멍내에 1.6㎛의 단결정실리콘층만을 선택성장시킨 것이다. 한편, 종래예1에서는 단결정실리콘층의 파셋트 깊이가 0.4㎛정도가 된다. 또한 종래예2라는 것은 접속구멍내에 1.6㎛두께의 다결정실리콘만을 선택성장시킨 것이다.
접속저항에 관해서는, 실시예, 그 비교예 및 종래예1에서는 약 100Ω이 얻어지나, 종래예2의 접속저항값이 높은 것은 n+확산층의 자연산화막의 제거가 불충분했기 때문인 것으로 생각된다. 또 Aℓ배선의 저항불량률에 관해서는, 실시예 및 종래예2에서는 0%이나, 비교예에서는 10%정도의 불량, 종래예1에서는 20%정도의 불량을 볼 수 있다. 이것은 비교예 및 종래예1에서는 파셋트의 영향을 완전하게 무시할 수가 없고 접속부분의 평탄화가 불충분했기 때문에 접속구멍의 주변에 단차가 발생하고 Aℓ배선의 단선이 발생했기 때문인 것으로 생각된다. 한편, 실제로 테스트디바이스를 SEM (Scanning electron microscope)으로 접속부분의 단면형상을 관찰한 결과, 실시예 및 종래예2에서는 접속이 평탄하게 매립되어 있으나 비교예 및 종래예1에서는 파셋트의 영향으로 완전히 평탄하지 않았다. 또 비교예 및 종래예1에서는 Aℓ배선이 접속구멍의 주변부에서 단선되어 있는 것도 확인한 수 있었다.
제3도는 이들 결과를 종합하여 단결정실리콘층의 파셋트의 깊이(㎛)와 다결정실리콘층의 평균결정입경(㎛)과의 관계에 대하여 Aℓ배선의 불량발생율[임의단위 (aritrary unit)로 표시하였다]이 어떻게 변화하는가를 나타낸 것이다.
즉, 단결정실리콘층의 파셋트의 깊이가 다결정실리콘층의 평균결정입경보다 작은 경우에는 Aℓ배선의 저항불량률은 거의 0%이다. 그러나 파셋트의 깊이가 평균결정입결을 넘게되면 Aℓ배선의 저항불량률이 상승한다. 이것은 파셋트의 깊이에 비해 다결정실리콘층의 평균결정입경이 작아지기 때문에 다결정실리콘층을 매립해도 파셋트의 영향을 완전히 없앨 수 없어 저속구멍의 평탕화가 불충분하게 되기 때문이다.
한편, 접속구멍내의 단결정실리콘층의 막두께를 0㎛에서 순차적으로 증가시킨 시료를 적당히 형성하고 그 단결정실리콘층상에 다결정실리콘층을 선택성장시켰을 때의 접속부분의 평탄성을 SEM을 이용하여 평가하였다. 여기에서 단결정실리콘층의 파셋트의 깊이는 항상 다결정실리콘층의 평균결정입경이하가 되도록 하였다. 그 결과, 단결정실리콘층(15a)의 막두께가 0.3㎛이하에서는 양호한 평탄성이 얻어지는 것을 알았다. 이것은 단결정실리콘층(15a)의 막두께가 0.3㎛이상이 되면 다결정실리콘층의 평균결정입경이 너무 커져서 접속구멍의 평탄화 효과가 줄어들기 때문이다.
그런데 상기 실시예에 있어서는 단결정실리콘층(15a)상에는 다결정실리콘층 (15b)을 형성하였으나, 다결정실리콘층(15b)에 한하지 않고 다른 비단결정실리콘층, 예컨대 아몰포스화된 실리콘층이어도 실용상 충분한 평탄성과 낮은 접속저항을 실현할 수 있다. 또 단결정실리콘층(15a) 및 다결정실리콘층(15b)에는 n형 불순물(인, 비소등)이 도핑되나, 접속구멍(14)아래의 확산층(12)이 P+형인 경우에는 P+형 불순물(보론등)이 도핑된다. 또한 반도체기판(11)상에 형성되는 절연막(13)은 SiO2한정되지 않고 다른 재질과 구조의 절연막이어도 마찬가지의 효과를 얻을 수 있음은 물론이다.
[발명의 효과]
상술한 바와 같이 본 발명에 따른 반도체장치 및 그 제조방법에 의하면 다음과 같은 효과를 얻을 수 있다.
접속구멍내에 Si층을 매립할 경우, SEG기술에 의한 단결정실리콘층을 형성하고 계속해서 실리콘선택성장기술에 의한 다결정실리콘층을 형성하도록 하고 있다. 이 때문에 확산층상에 존재하는 자연산화막은 단결정실리콘층의 SEG기술에 의해 완전히 제거된다. 또한 단결정실리콘층을 형성한 후에 이어서 다결정실리콘층을 선택성장시키므로 단결정실리콘층과 다결정실리콘층의 계면에 자연산화막이 존재하는 일도 없다. 이 때문에 Aℓ배선과 소오스·드레인확산층간에 실용상 낮은 접속저항을 실현할 수 있다. 또한 단결정실리콘층에 발생하는 파셋트의 깊이가 다결정실리콘층의 평균결정입경이하이므로 그 파셋트의 영향도 거의 없어져서 실용상 충분한 평탄성을 갖도록 할 수 있다.

Claims (5)

  1. 반도체기판(11)과, 이 반도체기판(11)의 표면영역에 형성되는 확산층(12), 이 확산층(12)상에 접속구멍(14)을 형성하기 위해 상기 반도체기판(11)상에 형성되는 절연층(13), 상기 접속구멍(14)내의 상기 확산층(12)상에 형성되는 단결정실리콘층(15a), 상기 접속구멍(14)이 매립되도록 상기 단결정실리콘층(15a)상에 형성되는 비단결정실리콘층(15b) 및 이 비단결정실리콘층(15b)상에 형성되는 배선층(16)이 구비된 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 비단결정실리콘층(15b)이 다결정실리콘층인 것을 특징으로 하는 반도체장치.
  3. 제1항 또는 제2항에 있어서, 상기 단결정실리콘층(15a)은 그 막두께가 0.3㎛이하인 것을 특징으로 하는 반도체장치.
  4. 제2항에 있어서, 상기 단결정실리콘층(15a)에 발생하는 파셋트의 깊이는 상기 다결정실리콘층(15a)의 평균결정입경이한인 것을 특징으로 하는 반도체장치.
  5. 반도체기판(11)의 표면영역에 확산층(12)을 형성하는 공정과, 이 확산층(12)을 포함하는 상기 반도체기판(11)상에 절연층(13)을 형성하는 공정, 이 절연층(13)에 상기 확산층(12)에 이르는 접속구멍(14)을 형성하는 공정, 실리콘선택성장기술을 이용하여 상기 접속구멍(14)에 단결정실리콘층(15a)을 선택성장시킨 후, 이어서 상기 접속구멍(14)에 비단결정실리콘층(15b)을 선택성장시켜 이들 단결정실리콘층 (15a) 및 비단결정실리콘층(15b)에 의해 상기 접속구멍(14)을 매립하는 공정 및, 상기 비단결정실리콘층(15b)상에 절연층(16)을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
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