JPH0227717A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は電極取り出し方法を改良した半導体装置の製
造方法に関する。

（従来の技術） 半導体集積回路における電極取り出し技術としてダイレ
クト学コンタクト技術が知られている。

第４図はダイレクト・コンタクト技術を用いて製造され
た従来の半導体装置の断面図である。この半導体装置は
スタティクＲＡＭ、マスクＲＯＭ等でメモリセルとして
使用されるＭＯＳ）ランジスタのドレイン部分を抜出し
て示すものである。この装置は、Ｐ型基板８１の表面領
域にドレインとなるＮ型拡散領域８２を形成した後、基
板８１上に絶縁膜８３を堆積し、この絶縁膜８３に対し
て開口部を形成し、さらにＣＶＤ法（化学的気相成長法
）により全面に多結晶シリコン層を堆積し、これをパタ
ーニングして配線８４を形成することにより製造される
。しかし、この方法では多結晶シリコン層による配線８
４とドレイン８２との間の電気的抵抗を十分に低減させ
ることは困難である。

そこで、従来では電気的抵抗を一層低減できるものとし
て、第５図の断面図に示すような工程の方法が提案され
ている。すなわち、まず、Ｐ型基板８１の表面領域にド
レインとしてのＮ型拡散領域８２を形成した後、基板８
１上に絶縁１１１８３を堆積し、この絶縁膜８３に対し
て開口部８５を形成する（第５図（ａ））。次に、選択
エピタキシャル成長法により上記開口部８５内を不純物
が導入された単結晶シリコン層８Ｂで埋める（第５図（
ｂ））。この後、全面に多結晶シリコン層を堆積し、こ
れをパターニングして配線８７を形成する（第５図（Ｃ
））。

このような方法によれば、不純物が導入された低抵抗の
単結晶シリコン層８６が介在するため、ドレイン８２と
配線８７との間の電気的抵抗を低減させることができる
。しかし、選択エピタキシャル成長法により単結晶シリ
コン層を形成することは、絶縁繰上のシリコンの析出防
止や析出したシリコンの除去が問題となる。すなわち、
反応ガス濃度や温度等の成長パラメータや反応室内の清
浄度が十分に管理された理想的な状態では絶縁膜上のシ
リコンの析出は問題にならないレベルとなる。しかし、
連続して選択エピタキシャル成長を行なうと、この理想
的な状態が維持できなくなる場合がある。このような場
合には絶縁膜上にシリコンがＦｒ出し、このシリコンに
よって配線間の短絡゛が引き起こされ、半導体装置の製
造歩留りの大幅な低下が引き起こされる。また、選択エ
ピタキシャル成長後、引き続き同一反応炉で多結晶シリ
コン層を形成することは、多結晶シリコン層とドレイン
との間の電気的抵抗を大幅に減少させることが可能であ
るが、選択成長時に絶縁膜上に析出し、さらにその上に
多結晶シリコンが堆積されることによって形成される突
出部の平坦化または除去が困難であり、問題となってい
る。

また、第６図はダイレクト・コンタクト技術を用いて製
造された従来の他の半導体装置の断面図である。この半
導体装置はダイナミックＲＡＭでメモリセルとして使用
されるＭＯＳ）ランジスタのドレイン部分を抜出して示
すものであり、Ｐ型基板９１の表面領域にＮ型拡散領域
からなるドレイン９２を形成した後、基板９１上に絶縁
膜９３及びＢＰＳＧ膜（ボロン・リン・シリコンガラス
膜）９４を順次堆積し、これら絶縁膜９８及びＢＰＳＧ
膜９４膜対４て開口部を形成し、さらに選択エピタキシ
ャル成長法により上記開口部内を不純物が導入された単
結晶シリコン層９５で埋める。この後、アルミニウムと
シリコンの合金層を堆積し、これをパターニングして配
線９６を形成するものである。

ところで、この方法では、選択エピタキシャル成長法に
より開口部内を単結晶シリコン層９５で埋め込む工程の
際に、数μｍのダストが表面に付着する。このダストの
発生源はエピタキシャル成長装置の内壁に堆積している
シリコンの薄膜や、装置の内壁を構成しているシリコン
酸化膜自体である。通常、選択エピタキシャル成長は減
圧された容器内で行なわれるため、空気の排気、供給の
際に上記シリコンの薄膜やシリコン酸化膜が剥がれて舞
い易く、それがＢＰＳＧ膜９４膜対４に付着する。なお
かつ、選択エピタキシャル成長中は基板を９００℃程度
に加熱するため、ＢＰＳＧ膜９４膜対４し、その表面に
付着したダストはより一層強固に膜中もしくは膜上に固
着することになる。従って、単結晶シリコン層９５の選
択エピタキシャル成長に引き続くアルミニウムとシリコ
ンの合金層の堆積の際に、下地膜であるＢＰＳＧ膜９５
に強固に付着したダストは配線９Ｇの短絡を増大させる
。

一般的には配線間隔の１／１０以上の粒径のダストが短
絡を引き起こすといわれており、素子の集積化が増大す
るにつれて深刻な問題となっている。

（発明が解決しようとする課題） このように従来の方法では、選択エピタキシャル成長法
によってダイレクト・コンタクト部を形成する際に、絶
縁膜上のシリコンの析出やダストの付着により配線の短
絡が発生し、製造歩留りが低下するという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、配線の短絡による製造歩留りの低下
を防止することができる半導体装置の製造方法を提供す
ることにある。

［発明の構成］ （課題を解決するための手段） この発明の半導体装置の製造方法は、第１導電型のシリ
コン半導体基体の表面領域に第１導電型もしくは第２導
′Ｉ＠型の拡散領域を選択的に形成する工程と、上記基
体上に第１の絶縁膜及び第２の絶縁膜を順次形成する工
程と、上記第１及び第２の絶縁膜に対し上記拡散領域の
表面に通じる開口部を形成する工程と、上記基体が所定
温度となるように加熱した状態で選択気相成長法により
上記開口部内にシリコン層を形成する工程と、超音波洗
浄法により上記第２の絶縁膜の表面を洗浄する工程と、
表面に配線部材を堆積しこれをパターニングして上記シ
リコン層と電気的に接続された配線を形成する工程とを
具備したこと特徴とする。

またこの発明の半導体装置の製造方法は、第１導ｍ型の
シリコン半導体基体の表面領域に第１導７４型もしくは
第２導電型の拡散領域を選択的に形成する工程と、上記
基体上に第１の絶縁膜及び第２の絶縁膜を順次形成する
工程と、上記第１及び第２の絶縁膜に対し上記拡散領域
の表面に通じる開口部を形成する工程と、上記基体が所
定温度となるように加熱した状態で選択気相成長法によ
り上記開口部内にシリコン層を形成する工程と、上記第
２の絶縁膜を除去する工程と、表面に配線部材を堆積し
これをパターニングして上記シリコン層と電気的に接続
された配線を形成する工程とを具備したこと特徴とする
。

さらにこの発明の半導体装置の製造方法は、第１導電型
のシリコン半導体基体の表面領域に第１導電型もしくは
第２導電型の拡散領域を選択的に形成する工程と、上記
基体上に第１の絶縁膜、第１のシリコン層及び第２の絶
縁膜を順次形成する工程と、上記第１の絶縁膜、第１の
シリコン層及び第２の絶縁膜に対し上記拡散領域の表面
に通じる開口部を形成する工程と、選択気相成長法によ
り上記開口部内に第２のシリコン層を形成する工程と、
上記第２の絶縁膜を除去する工程とを具備したこと特徴
とする。

（作用） この発明の方法では、選択気相成長法によりシリコン層
を形成した後に超音波洗浄法により絶縁膜の表面を洗浄
することにより、選択気相成長の際に絶縁膜の表面に付
着したダストの除去が行なわれる。

またこの発明の方法では、選択気相成長法によりシリコ
ン層を形成した後に表面の絶縁膜を除去することによっ
てダストが付着している膜そのものを取去る。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第１図（ａ）ないしくｅ）はこの発明を、スタティクＲ
ＡＭ、マスクＲＯＭ等でメモリセルとして使用されるＭ
ＯＳトランジスタの製造に実施した場合の工程を順次示
す断面図である。

まず、通常のＬＯＣＯ５法により例えば比抵抗がｌΩ・
ｃｍのＰ型シリコン半導体基板１１にフィールド酸化膜
１２を選択的に形成して素子分離を行ない、それぞれ分
離された素子領域内の基板表面上にゲート酸化１１１１
３及び多結晶シリコン層で構成されたゲート電極１４を
形成し、さらにフィールド酸化膜１２とゲート電極１４
とをマスクに用いたイオン注入法もしくは拡散法により
基板の表面領域にＮ型拡散領域からなるソース１５、ド
レイン１６を形成する。次にＣＶＤ法（化学的気相成長
法）より全面にシリコン酸化膜１７を例えば３０００人
の厚みで堆積し、さらにその上にＢＰＳＧＭ（ボロン・
リン・シリコンガラス＠）１８を例えば７０００人の厚
みで堆積する。そして、この後、上記ＢＰＳＧＭ漠１８
の表面をＰＯｃｆ３の雰囲気中で例えば９５０℃で６０
分間アニールすることにより表面を平坦化する（第１図
（ａ））。

次に、上記ＢＰＳＧＩＩＩ１ｇ上にＢ（ホウ素）やＰ（
リン）等の不純物を含まないシリコン酸化膜１９をＣＶ
Ｄ法により例えば１０００人の厚みで堆積する（第１図
（ｂ））。

次に周知のＰＥＰ工程（写真蝕刻工程）により、上記シ
リコン酸化膜１９、ＢＰＳＧ膜１８及びシリコン酸化膜
１７からなる積層膜に対し、上記ソース１５、ドレイン
１Ｂそれぞれの表面に通じるコンタクトホール２０．２
１を開口する（第１図（Ｃ））。

次に選択エピタキシャル成長法により、上記両コンタク
トホール２０．２１の内部を不純物がドープされた単結
晶シリコン層２２．２３で埋める。このときの成長条件
は、例えばＨ２ガスを１００．１’／分、５ｉＨ２ｃｌ
！２ガスを４００ｍ１１分、ＨＣｉガスを１４’／分、
ドーピングガスとしてのＰＨ３ガスを１０ｍノ／分、そ
れぞれの流量で反応室に供給し、反応室の全圧力は１０
０Ｔｏｒｒの減圧状態とし、かつ反応室の温度を９００
℃に設定した。

９００℃の温度で選択エピタキシャル成長を行なうと、
ドーピングガス中に含まれる不純物のＰ（リン）は基板
１１にも拡散される（第１図（ｄ））。

上記単結晶シリコン層２２．２３の形成後、基板全体を
周波数０．９ＭＨｚ、出力５００Ｗの超音波洗浄を行な
う。なお、洗浄液としては純水等が使用可能である。

次に仝而に１％のシリコンを含むアルミニウムからなる
合金層を例えば７０００人の厚みに堆積し、これをパタ
ーニングして前記コンタクトホールに埋め込まれた単結
晶シリコン層２２．２３それぞれの表面と電気的に接続
されたソース配線２４及びドレイン配線２５を形成する
（第１図（ｅ））。

ところで、上記シリコン酸化膜１９は８００℃〜１００
０℃の範囲の温度では溶解しない。このため、エピタキ
シャル成長時にエピタキシャル成長装置の内壁に堆積し
ているシリコンの薄膜や、装置の内壁を構成しているシ
リコン酸化膜自体が剥がれ、これがシリコン酸化膜１９
の表面に付着しても、選択エピタキシャル成長中の温度
ではこのシリコン酸化膜１９は溶解せず、ダストは単に
その表面に付着している状態になっている。このため、
その後、超音波洗浄を行なうことによって上記ダストが
除去され、合金層の堆積の際に、下地膜であるシリコン
酸化膜１９に付着したダストが原因による配線の短絡を
減少させることができる。例えば、１．２μｍの設計基
準（デザインルール）で配線を形成した場合、従来方法
では配線の歩留りが８８９６程度であったものが、この
実施例の方法では９３％以上に向上した。なお、この実
施例で＋！ＢＰＳＧＭ１８のアニール後にシリコン酸化
膜１９を堆積しているが、これは要するに選択エピタキ
シャル成長の際に溶解しないような絶縁膜であればどの
ようなものでも使用することができ、例えばシリコン酸
化膜の他に不純物濃度が制御されたＢＰＳＧ膜、ＰＳＧ
膜（リン・シリコンガラスＩＩＮ）　、ＢＳＧ膜（ボロ
ン・シリコンガラス膜）あるいはＳｉＮ膜（窒化シリコ
ン膜）等が使用可能である。

第２図（ａ）ないしくｅ）はこの発明を、上記実施例と
同様にスタティクＲＡＭ、マスクＲＯＭ等でメモリセル
として使用されるＭＯＳ）ランジスタの製造に実施した
場合の工程を順次示す断面図である。

まず、通常のＬＯＣＯＳ法により例えば比抵抗が１Ωφ
ｃｍのＰ型シリコン半導体基板３１にフィールド酸化膜
３２を選択的に形成して素子分離を行ない、それぞれ分
離された素子領域内の基板表面上にゲート酸化膜３３及
び多結晶シリコン層で構成されたゲート電極３４を形成
し、さらにフィールド酸化膜３２とゲート電極３４とを
マスクに用いたイオン注入法もしくは拡散法により基板
の表面領域にＮ型拡散領域からなるソース３５、ドレイ
ン３Ｇを形成する。次にＣＶＤ法（化学的気相成長法）
より全面にシリコン酸化膜３７を例えば３０００人の厚
みで堆積し、さらにその上にＢＰＳＧ膜（ボロン・リン
・シリコンガラス膜）３８を例えば７０００人の厚みで
堆積する。そして、この後、上記ＢＰＳＧ膜３８の表面
をＰＯｃノ、の雰囲気中で例えば９５０℃で６０分間ア
ニールすることにより表面を平坦化し、続いて窒化シリ
コン膜３９をＣＶＤ法により例えば２０００人の厚みに
堆積し、さらにその上にＢＰＳに膜４０を例えば１００
０人の厚みで堆積する（第２図（ａ））。

次に周知のＰＥＰ工程（写真蝕刻工程）により、上記Ｂ
ＰＳＧ膜４０、窒化シリコン３９、Ｂ　Ｐ　Ｓ　Ｇ１１
ｉ３８及びシリコン酸化膜３７からなる積層膜に対し、
上記ソース３５、ドレイン３６それぞれの表面に通じる
コンタクトホール４１．４２を開口する（第２図（ｂ）
）。

次に選択エピタキシャル成長法により、上記両コンタク
トホール４１．４２の内部を不純物がドープされた単結
晶シリコン層４３．４４で埋める。このときの成長条件
は、例えばＨ２ガスを１００ｉ／分、５ｉＨ２ｃｉ２ガ
スを４００ｍ！／分、Ｈｃ、ｔ’ガスを１ｉ／分、ドー
ピングガスとしてのＰＨ３ガスを１０ｍｌ！／分、それ
ぞれの流量で反応室に供給し、反応室の全圧力は１００
Ｔｏ　ｒ　ｒの減圧状態とし、かつ反応室の温度を９０
０℃に設定した。

９００℃の温度で選択エピタキシャル成長を行なうと、
ドーピングガス中に含まれる不純物のＰ（リン）は基板
３１にも拡散される（第２図（Ｃ））。

上記単結晶シリコン層４３．４４の形成後、弗化水素酸
（ＨＦ）溶液により基板最上面のＢＰＳＧ膜４０膜長０
する（第２図（ｄ））。

次に全面に１％のシリコンを含むアルミニウムからなる
合金層を例えば７０００人の厚みに堆積し、これをパタ
ーニングして前記コンタクトホールに埋め込まれた単結
晶シリコン層４３．４４それぞれの表面と電気的に接続
されたソース配線４５及びドレイン配線４６を形成する
（第２図（ｅ））。

この方法によれば、エピタキシャル成長時にエピタキシ
ャル成長装置の内壁に堆積しているシリコンの薄膜や、
装置の内壁を構成しているシリコン酸化膜自体が剥がれ
、これがＢＰＳＧ膜４０膜長０に付着すると共に選択エ
ピタキシャル成長によるシリコンが析出する。そして、
選択エピタキシャル成長中の温度でこのＢＰＳＧ膜４０
膜長０し、ダストがその表面に固着する。しかし、この
次の工程でこのＢＰＳＧ膜４０膜長０するようにしてい
るので、合金層の堆積の際に、下地膜である窒化シリコ
ン膜３９にはダストや析出したシリコンがほとんど付着
せず、これらが原因となる配線の短絡を減少させること
ができる。

なお、この実施例においても、ＢＰＳＧ膜４０膜長０し
た後に基板全体を周波数０．９ＭＨｚ、出力５００Ｗの
超音波洗浄を行なうことによって、合金層の堆積の際の
下地膜である窒化シリコン膜３９の表面をより清浄にす
ることができる。

第３図（ａ）ないしくｄ）はこの発明を、ダイナミック
ＲＡＭのメモリセルの製造に実施した場合の工程を順次
示す断面図である。

まず、通常のＬＯＣＯ３法により例えば比抵抗が１Ωφ
ｃｍのＰ型シリコン半導体基板５１にフィールド酸化膜
５２を選択的に形成して素子分離を行ない、それぞれ分
離された素子領域内の基板表面上にキャパシタ用のＮ−
型拡散領域５３を形成し、さらにキャパシタ用のシリコ
ン酸化膜５４及び多結晶シリコン層で構成されたキャパ
シタプレート電極５５、ゲート酸化［１５Ｂ及び多結晶
シリコン層で構成されたゲート電極５７を形成し、さら
にフィールド酸化膜５２、キャパシタプレート電極５５
及びゲート電極５７をマスクに用いたイオン注入法もし
くは拡散法により基板の表面領域にＮ型拡散領域からな
るソース５８、ドレイン５９を形成する。次にＣＶＤ法
より全面にシリコン酸化１１１６０を例えば５０００人
の厚みで、多結晶シリコン膜Ｂｌを例えば７０００人の
厚みで、シリコン酸化膜６２を１０００人の厚みで順次
堆積する（第３図（ａ））。

次に周知のＰＥＰ工程により、上記シリコン酸化膜６２
、多結晶シリコン膜６１及びシリコン酸化膜６０からな
る積層膜に対し、上記ドレイン５９の表面に通じるコン
タクトホール６３を開口する（第３図（ｂ））。

次に選択エピタキシャル成長法により、上記コンタクト
ホール６３の内部を不純物がドープされた単結晶シリコ
ン層６４で埋める。こ、のときの成長条件は、例えばＨ
２ガスを１００ノ／分、３ｉＨ２ｃｉ２ガスを４００ｍ
ｌ！／分、Ｈｃ、ｉ？ガスを１ノ／分、ドーピングガス
としてのＰＨ３ガスを１０ｍｉ／分、それぞれの流量で
反応室に供給し、反応室の全圧力は１００Ｔｏ　ｒ　ｒ
の減圧状態とし、かつ反応室の温度を９００℃に設定し
た。

９００℃の温度で選択エピタキシャル成長を行なうと、
ドーピングガス中に含まれる不純物のＰ（リン）は基板
５１にも拡散される（第３図（Ｃ））。

上記単結晶シリコン層Ｂ４の形成後に、上記シリコン酸
化膜６２を弗化水素酸溶液により除去し、これによって
露出した多結晶シリコン層６ＩをＰＥＰ工程によってパ
ターニングして前記コンタクトホールに埋め込まれた単
結晶シリコン層６４と電気的に接続されたドレイン配線
Ｂ５を形成する。（第３図（ｄ））。

この方法でも、表面にダストが付着したり、シリコンが
析出したシリコン酸化１１６２を除去するようにしてい
るので、これらが原因となる配線の短絡を減少させるこ
とができる。

なお、この実施例においても、シリコン酸化膜６２を除
去した後に基板全体を周波数０．４〜４Ｍ１ｚ、出力５
００Ｗの超音波洗浄を行なうようにしてもよい。すなわ
ち、シリコン酸化膜Ｇ２を弗化水素酸溶液で除去すると
、多結晶シリコン層６１の表面が疎水性となり、−度遊
離したシリコン析出粒子がこの多結晶シリコン層８１の
表面に再付着することが考えられる。このため、シリコ
ン酸化膜６２の除去後に超音波洗浄を行なうことにより
、多結晶シリコン層６１の表面に再付着したシリコン析
出粒子をほぼ完全に除去することができる。

なお、上記実施例ではシリコン酸化膜６２の代わりに厚
みが５００人の窒化シリコン膜等を使用することができ
る。

上記第３図の実施例の方法で製造されたメモリセルの特
性を評価したところ、１μｍ四方の面積のコンタクト部
分における接触抵抗は５０Ω以下となった。これに対し
て前記第６図を用いて説明した従来方法で形成された装
置ではこれの約１０倍の抵抗であった。

一方、製造歩留りについては、この実施例方法の場合に
は９０％以上の値が得られたが、従来方法の場合には１
０％以下と極端に低い値であった。

また、この実施例ではシリコン酸化膜６２を除去した後
に比較的高い周波数で超音波洗浄を行なうことにより良
好な特性を有する半導体装置を製造することができた。

すなわち、単結晶シリコン層６４の形成後に行なう超音
波洗浄の周波数が低いと、この単結晶シリコン層６４の
表面に欠陥が入り、その後の工程でこの欠陥がＮ型のド
レイン５９とＰ型の基板５１との間のＰＮ接合界面にま
で達する。これにより、上記ＰＮ接合におけるリーク電
流の値は増加する。ところが、超音波洗浄の際の周波数
を高く設定しておけば、上記の欠陥の発生を防止するこ
とができ、ＰＮ接合におけるリーク電流の発生を抑制す
ることができる。

なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記各実施例ではＭＯＳトランジスタをＰ型の基板上
に形成する場合について説明したが、これはＮ基板内に
設けられたＰウェル領域内に形成するようにしてもよい
ことはもちろんである。さらに、各実施例ではＮチャネ
ルのＭＯＳ）ランジスタを製造する場合について説明し
たが、これはＰチャネルのＭＯＳトランジスタの製造に
も容易に実施することができる。

また、上記各実施例ではこの発明をＭＯＳトランジスタ
もしくはＭＯＳ）ランジスタを含むダイナミック型メモ
リセルの製造方法に実施した場合について説明したが、
これはその他の半導体装置にも容易に実施することがで
きる。

さらに上記実施例では選択成長したシリコン層に対する
不純物のドーピングをＰＨ３ガスを用いて行なう場合に
ついて説明したが、これはその他の方法、例えば選択成
長後にイオン注入等の方法を用いて不純物のドーピング
を行なうようにしてもよい。

［発明の効果］ 以上説明したようにこの発明によれば、配線の短絡によ
る製造歩留りの低下を防止することができる半導体装置
の製造方法を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の方法による工程を順次示
す断面図、第２図はこの発明の他の実施例の方法による
工程を順次示す断面図、第３図はこの発明のさらに他の
実施例の方法による工程を順次示す断面図、第４図は従
来の半導体装置の断面図、第５図は従来方法による工程
を示す断面図、第６図は従来の他の半導体装置の断面図
である。 １１、３１．５１・・・Ｐ型シリコン半導体基板、１２
．３２゜５２・・・フィールド酸化膜、１３．３３．５
０・・・ゲート酸化膜、１４．３４．５７・・・ゲート
電極、１５．３５．５８・・・ソース、１６．３８．５
９・・・ドレイン、１７．　１９．３７．８０．６２・
・・シリコン酸化膜、１８．３８．４０・・・ＢＰＳＧ
膜（ボロン−リン−シリコンガラス膜）　、２０．２１
．４１゜４２・・・コンタクトホール、２２．２３．４
３．４４・・・単結晶シリコン層、２４．４５・・・ソ
ース配線、　２５．４６・・・ドレイン配線、３９・・
・窒化シリコン膜、５３・・・Ｎ−型拡散６１１　域、
５４・・・キャパシタ用のシリコン酸化膜、５５・・・
キャパシタプレート電極、６１・・・多結晶シリコン膜
。 出願人代理人　弁理士　鈴江武彦 第１図 第 図 第 図 第 図

Claims (6)

【特許請求の範囲】
1. （１）第１導電型のシリコン半導体基体の表面領域に第
   １導電型もしくは第２導電型の拡散領域を選択的に形成
   する工程と、 上記基体上に第１の絶縁膜及び第２の絶縁膜を順次形成
   する工程と、 上記第１及び第２の絶縁膜に対し上記拡散領域の表面に
   通じる開口部を形成する工程と、 上記基体が所定温度となるように加熱した状態で選択気
   相成長法により上記開口部内にシリコン層を形成する工
   程と、 超音波洗浄法により上記第２の絶縁膜の表面を洗浄する
   工程と、 表面に配線部材を堆積しこれをパターニングして上記シ
   リコン層と電気的に接続された配線を形成する工程と を具備したこと特徴とする半導体装置の製造方法。
2. （２）前記第２の絶縁膜として、前記選択気相成長法に
   よりシリコン層を形成する際の温度では溶解しない絶縁
   膜を使用するようにした請求項１記載の半導体装置の製
   造方法。
3. （３）第１導電型のシリコン半導体基体の表面領域に第
   １導電型もしくは第２導電型の拡散領域を選択的に形成
   する工程と、 上記基体上に第１の絶縁膜及び第２の絶縁膜を順次形成
   する工程と、 上記第１及び第２の絶縁膜に対し上記拡散領域の表面に
   通じる開口部を形成する工程と、 上記基体が所定温度となるように加熱した状態で選択気
   相成長法により上記開口部内にシリコン層を形成する工
   程と、 上記第２の絶縁膜を除去する工程と、 表面に配線部材を堆積しこれをパターニングして上記シ
   リコン層と電気的に接続された配線を形成する工程と を具備したこと特徴とする半導体装置の製造方法。
4. （４）前記第２の絶縁膜として、前記選択気相成長法に
   よりシリコン層を形成する際の温度で溶解する絶縁膜を
   使用するようにした請求項３記載の半導体装置の製造方
   法。
5. （５）第１導電型のシリコン半導体基体の表面領域に第
   １導電型もしくは第２導電型の拡散領域を選択的に形成
   する工程と、 上記基体上に第１の絶縁膜、第１のシリコン層及び第２
   の絶縁膜を順次形成する工程と、 上記第１の絶縁膜、第１のシリコン層及び第２の絶縁膜
   に対し上記拡散領域の表面に通じる開口部を形成する工
   程と、 選択気相成長法により上記開口部内に第２のシリコン層
   を形成する工程と、 上記第２の絶縁膜を除去する工程と を具備したこと特徴とする半導体装置の製造方法。
6. （６）前記第２の絶縁膜を除去した後に周波数が０．４
   〜４ＭＨｚで超音波洗浄を行なうようにした請求項５記
   載の半導体装置の製造方法。