CN1996600A - 存储单元和形成存储单元的方法 - Google Patents

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Abstract

一种存储单元和形成存储单元的方法。本发明公开具有两个通栅n－FET、两个上拉p－FET和两个下拉n－FET的在SOI、块体或HOT晶片上的SRAM单元，以及制造SRAM单元的相关方法。通栅FET和下拉FET是非平面全耗尽finFET或三栅FET。下拉FET包括具有相对于通栅和上拉FET的更大沟道宽度和更大栅长度的从而具有更大驱动电流的非平面部分耗尽三栅FET。另外，分别为了最佳电子迁移率和空穴迁移率，n－FET和p－FET的沟道可以包括具有不同晶向的半导体。

Description

存储单元和形成存储单元的方法
技术领域
本发明一般地涉及半导体集成电路设计领域，更特别地涉及非平面静态随机存取存储器单元设计。
背景技术
集成电路设计决策经常由器件可扩展性和制造效率驱动。例如，单栅平面金属氧化物半导体场效应晶体管(MOSFET)的尺寸减小经常导致减小的驱动电流，因为器件的宽度跟驱动相关。因此，研发了多栅非平面晶体管，例如双栅FET(例如鳍型FET(finFET))或三栅FET，以提供具有更快的驱动电流和减小的短沟道效应的缩放器件。
FinFET是非平面晶体管，其中全耗尽沟道区在薄半导体鳍的中央形成，并且源区和漏区在跟沟道区相邻的鳍的相对端。在对应于沟道区的区域中的薄鳍的每侧形成栅。有效的鳍宽度由鳍高度决定(例如，短的宽鳍可以导致沟道的部分耗尽)。对于双栅fin-FET，大约为栅长度的四分之一(或更小)的鳍厚度可以保证对有害的短沟道效应，例如阈值电压的可变性和过度的漏极漏电流的抑制。另外，可以通过使用多个鳍增加finFET器件的有效沟道宽度。
三栅MOSFET具有跟finFET类似的结构；但是，鳍宽度和高度大约相同，使得可以在包括顶面和相对侧壁的沟道的三个侧面上形成栅。高宽比一般地处于3∶2至2∶3的范围，使得沟道将一般地保持全耗尽，并且三栅MOSFET的三维场效应将提供优于平面晶体管的更大的驱动电流和改进的短沟道特性。对于finFET，可以通过使用多个鳍增加三栅MOSFET的有效沟道宽度。对于双栅finFET和三栅MOSFET之间的结构差异的详细讨论参见“半导体器件研究专题”，2003，150-151页，2003年12月的Breed和K.P.Roenker的“双栅(finFET)和三栅MOSFET：模拟和设计”(在此引入作为参考)。
当前，静态随机存取存储器(SRAM)单元(例如，具有两个通栅晶体管、两个上拉晶体管和两个下拉晶体管的6T-SRAM单元)已包含这种非平面多栅FET。例如，可以使用绝缘体上硅(SOI)晶片、块体晶片或混合定向晶片形成这种SRAM单元。但是，由于用来形成鳍的图案的常规光刻技术(不管所使用的晶片类型是什么)，在跟平面SRAM单元相同的空间中装配获得非平面多栅SRAM单元的，尤其是SRAM单元的下拉FET的有效宽度从而获得足够驱动电流所需的多个鳍是困难的。另外，使用当前技术状态的光刻技术不容易获得鳍布距的倍频，因此三栅或finFET SRAM单元将会因密度或性能而妥协。因此，需要密集高速非平面多栅SRAM单元，其中可以不管单元尺寸的减小，而保持或增加下拉FET的驱动电流，而且有害的短沟道效应没有相应增加。
发明内容
考虑到前面，本发明的实施方案提供非平面六晶体管(6-T)静态随机存取存储器(SRAM)单元，它具有两个第一类型(例如，n型)通栅晶体管(即第一晶体管)、两个第二类型(例如，p型)上拉晶体管(即第二晶体管)，以及两个第一类型(例如，n型)下拉晶体管(即第三晶体管)，它们都在绝缘体上硅(SOI)晶片、块体晶片或混合定向(HOT)晶片上形成。通栅晶体管和上拉晶体管可以包括非平面全耗尽多栅FET(例如，全耗尽鳍型场效应晶体管(finFET)或全耗尽三栅FET)。另一方面，下拉FET可以包括具有对应于更大电流运载能力的更大有效宽度的更宽三栅部分耗尽FET。
下拉FET的每个具有三个栅(即第三栅)。栅位于跟下拉FET的沟道(即第三沟道)的相对侧壁和顶面相邻。下拉FET沟道的宽度跟通栅和上拉FET的沟道(即分别的第一沟道和第二沟道)大约相等，但是比它们更宽(例如，大约宽1.5倍)。特别地，下拉FET沟道具有获得导致部分耗尽的沟道的预先确定高宽比所需的预先确定宽度。
此外，下拉FET的栅比通栅和上拉FET的栅(即分别的第一栅和第二栅)更长。特别地，下拉FET栅具有预先确定的长度，这是获得足以抑制短沟道效应的，以及相对于通栅晶体管和上拉晶体管增加下拉晶体管的驱动电流的预先确定沟道宽度对栅长度比所需要的。
如上所述，通栅和下拉FET包括第一类型FET(例如，n-FET)，以及上拉FET包括第二类型FET(例如，p-FET)。因此，通栅和上拉FET的鳍，特别地沟道可以包括具有对于n型晶体管中电子迁移率最佳的第一晶向(例如，{100}取向)的半导体(例如硅)材料。类似地，上拉FET的鳍，特别地，沟道可以包括具有对于p型晶体管中空穴迁移率最佳的不同晶向(即第二晶向)(例如，{110}取向)的相同半导体材料。例如，在SOI晶片或块体晶片上，通栅和下拉FET的鳍可以布置成相对于上拉FET的鳍成某个角度(例如，大约45度)，使得获得不同的晶向。可选地，可以在混合定向晶片上形成不同的FET来获得不同的取向。
最后，如果SRAM单元包括块体晶片或混合定向晶片，而且下拉n-FET在沟道下方包括p型阱，那么为了进一步控制下拉n-FET的阈值电压，以及进一步抑制短沟道效应，电偏置可以施加到p型阱上(例如，通过p阱上的接触)。
一般地，形成上述SRAM单元的方法的实施方案包括使用已知方法(例如，光刻或侧壁图像转印技术)，在SOI、块体或HOT晶片上同时形成第一半导体鳍、第二半导体鳍和第三半导体鳍。这些鳍将分别用来形成第一晶体管、第二晶体管和第三晶体管。例如，两个第一半导体鳍可以用来形成两个n型通栅晶体管(即两个第一晶体管)，两个第二半导体鳍可以用来形成两个p型上拉晶体管(即两个第二晶体管)，以及两个第三半导体鳍可以用来形成两个n型下拉晶体管(即两个第三晶体管)。
所有的鳍被形成为具有大约相等的高度，但是第三半导体鳍可以比第一半导体鳍和第二半导体鳍更宽(例如，宽大约1.5倍)特别地，可以形成第三半导体鳍，它们具有获得导致第三晶体管的沟道部分耗尽的预先确定高宽比所需的预先确定宽度。第一半导体鳍和第二半导体鳍可以形成为具有足以形成全耗尽finFET的第二预先确定高宽比。可选地，第一半导体鳍和第二半导体鳍可以形成为具有足以形成全耗尽三栅FET的第三预先确定高宽比。
此外，形成第一半导体鳍和第三半导体鳍为具有第一晶向。例如，如果通栅和下拉晶体管形成为n型晶体管，那么可以形成第一和第三半导体鳍，使得它们具有对于电子迁移率最佳的第一晶向(例如，{100}取向)。可以形成第二半导体鳍为具有第二晶向。例如，如果下拉晶体管形成为p型晶体管，那么可以形成第二半导体鳍，它具有对于空穴迁移率最佳的第二晶向(例如，{110}取向)。如果使用块体晶片或绝缘体上硅晶片形成SRAM单元，那么可以通过以相对于第二半导体鳍的预先确定角度(例如，大约45度角)形成第一半导体鳍和第三半导体鳍而获得不同的晶向。可选地，可以使用混合定向晶片。
在形成半导体鳍之后，可以形成跟相应的鳍相邻的栅(即第一栅，第二栅和第三栅)。如果通栅和上拉FET形成为finFET，那么在第一和第二半导体鳍的相对侧壁上形成栅(即分别的第一和第二栅)。如果通栅和上拉FET形成为三栅FET，那么在第一和第二半导体鳍的相对侧壁和顶面上形成栅(即分别的第一和第二栅)。另外，不管通栅和上拉FET是finFET还是三栅FET，至少形成三个栅(即第三栅)跟第三半导体鳍的顶面和相对侧壁相邻。形成的第三栅比第一栅和第二栅长，并且具有预先确定的鳍(或沟道)宽度对栅长度比，以便抑制由于部分耗尽引起的短沟道效应，以及相对于通栅和上拉FET增加下拉FET的驱动电流。
一旦形成栅，另外的处理可以包括形成源/漏扩展，形成晕轮，形成隔离器，形成源/漏区，沉积和抛光覆盖介电层，形成栅的接触等。另外，如果用块体晶片或混合定向晶片形成SRAM单元，并且在下拉n-FET的沟道下方形成p阱，那么也可以在p阱上形成接触，使得电偏置可以施加到p阱上，以便进一步控制下拉n-FET的阈值电压，以及进一步抑制短沟道效应。
当结合下面的说明书和附图考虑时，将更好地认识和理解本发明的实施方案的这些及其他方面。但是，应当明白，给出下面的说明书虽然指示本发明的实施方案及其许多具体细节，但只是为了说明而不是作为限制。可以在不背离其本质的本发明的实施方案的范围内做出许多改变和修改，并且本发明包括所有这种修改。
附图说明
将从下面的参考附图的详细说明中更好地理解本发明的实施方案，其中：
图1说明本发明的存储单元的实施方案的顶示意图；
图2说明本发明的存储单元的实施方案的一部分的横截面示意图；
图3说明本发明的存储单元的另一种实施方案的一部分的横截面示意图；
图4说明本发明的存储单元的另一种实施方案的顶示意图；
图5说明本发明的存储单元的另一种实施方案的一部分的横截面示意图；
图6是说明形成图1的存储单元的方法的实施方案的流程图；
图7是说明形成图1的存储单元的方法的另一种实施方案的流程图；以及
图8-17是说明图1部分完成的存储单元的一部分的示意图；
具体实施方式
参考在附图中说明的并在下面说明书中详述的非限制实施方案，更完整地解说本发明的实施方案及其各种特征和有利细节。应当注意，在图中说明的特征不一定按比例画出。省略了众所周知的部件和处理技术的描述，以便不必要地使发明的实施方案难懂。这里所使用的例子只是用来使实施本发明的实施方案的方式容易理解，以及进一步允许本领域技术人员实施本发明的实施方案。因此，这些例子不应当被解释为限制发明的范围。
如上所述，由于用来形成非平面SRAM单元(不管所使用的晶片类型是什么，例如绝缘体上硅(SOI)晶片，块体晶片，或混合定向(HOT)晶片)的鳍的图案的常规光刻技术，在跟平面SRAM单元相同的空间中装配获得SRAM单元的下拉FET的有效宽度从而获得足够驱动电流所需的多个鳍是困难的。另外，使用当前技术状态的光刻技术不容易获得鳍布距的倍频，因此三栅或finFET SRAM单元将会因密度或性能而妥协。因此，需要密集高速非平面多栅SRAM单元，其中可以不管单元尺寸的减小，而保持或增加下拉FET的驱动电流，而且有害的短沟道效应没有相应增加。
参考图1，考虑到前面，本发明的实施方案提供非平面存储单元，例如六晶体管(6-T)静态随机存取存储器(SRAM)，它具有两个通栅场效应晶体管(FET)(即第一晶体管)108，两个上拉FET(即第二晶体管)106，以及两个下拉FET(即第三晶体管)104。SRAM单元100还可以包括衬底200，例如绝缘体上硅(SOI)晶片，块体晶片(如图2和图3中所示)，或混合定向(HOT)晶片。通栅FET 108和下拉FET 104可以包括第一类型FET(例如，n-FET)，上拉FET 106可以包括第二类型FET(例如，p-FET)。为了说明的目的，在这里描述SRAM单元的实施方案，其中通栅FET 108和下拉FET 104是n-FET，以及上拉FET106是p-FET。但是，本领域技术人员应当认识到，可选地可以形成SRAM单元的实施方案，其中通栅FET 108和下拉FET 104是p-FET，以及上拉FET 106是n-FET。
此外，通栅FET 108和上拉FET 106每个可以包括相同配置的非平面全耗尽多栅FET，例如finFET或三栅FET。为了说明的目的，图2和图3显示在块体衬底200上形成的，图1的分解部分的不同配置的横截面视图。特别地，图2和图3说明跟通栅108或上拉FET 106相邻的下拉FET 104。如图2中结合图1所示的，SRAM单元100a的通栅和上拉晶体管106，108每个可以包括鳍型场效应晶体管(finFET)。特别地，finFET 108和106的每个可以包括位于相应的薄半导体鳍161和162(即分别为第一鳍和第二鳍)的中心区域的全耗尽沟道131a和132a(即分别为第一沟道和第二沟道)。对于finFET 108和106的每个，有两个栅(即分别为第一栅151a和第二栅152a)跟每个薄鳍161和162和相对侧面164相邻。氮化物或氧化物封盖2可以位于鳍161和162的顶面上。特别地，通栅finFET108的第一栅151a和上拉finFET 106的第二栅152a分别跟鳍161和162的沟道区131a和132a相邻。finFET 108和106的每个具有相同的沟道宽度126a和相同的栅长度121。更特别地，沟道宽度126a优选地大约是栅长度121的四分之一(或更小)，以保证对有害的短沟道效应如阈值电压的可变性和过度的漏极漏电流的抑制。
可选地，如图3中结合图1所示的，SRAM单元的通栅和上拉晶体管108和106可以包括三栅FET。特别地，三栅FET的每个可以包括跟上述finFET类似的结构；但是，鳍宽度126b和高度127大约相同。因此，可以分别在通栅108和上拉三栅FET 106的第一和第二沟道131b和132b的三个侧面(包括顶面165和相对侧壁164)上形成第一151b和第二152b栅。只要第一和第二沟道131b和132b的高度127一般地不小于沟道宽度126b，那么沟道131b和132b将保持全耗尽，并且三栅MOSFET的三维场效应将给出优于平面晶体管的更大驱动电流和改进的短沟道特性。
另一方面，下拉FET 104可以包括具有针对更大电流运载能力的更大有效鳍宽度125的更宽三栅非平面FET。特别地，参考图1，包括跟上拉FET 106或通栅FET 108相邻的下拉FET 104的分解视图，结合图2-3，下拉晶体管104的半导体鳍163的高度127大约等于分别对应通栅108和上拉106 FET的半导体鳍161和162的高度。但是，第三半导体鳍163比第一和第二鳍161和162显著更宽(例如，宽度大将近1.5倍)。通过增加下拉FET 104的第三半导体鳍163的宽度125，更特别地通过增加沟道133(即第三沟道)的宽度125，以及通过将栅153设置在第三沟道133的顶面166和相对侧壁167上，相对于上拉FET 106和通栅FET 108增加了下拉FET104(即第三晶体管)的电流运载能力(即驱动电流)。但是，该增加的沟道宽度125改变沟道的高宽比(即高度127跟宽度125的比值)，使得沟道133变成部分耗尽(参见中性区168)，导致增加的短沟道效应，例如阈值电压的可变性和过度的漏极漏电流。特别地，当鳍宽度125相对于高度127增加时，阈值电压(也就是，使晶体管导通所需的电压)开始降低，并且漏电流增加。漏电流的增加对SRAM单元和使用SRAM单元的产品的总功耗会有显著有害的影响。因此，还通过相对于上拉或通栅FET 106和108的栅长度121增加下拉FET 104的栅长度120(参见图1)，更特别地，通过形成具有预先确定的沟道(鳍)宽度对栅长度比(宽度125对栅长度120比)，获得跨越SRAM单元100的更好功率管理，允许下拉FET104的改进的短沟道效应和驱动电流的增加。因此，与使用多鳍相比，可以用更小的总体空间需求获得更大的有效鳍宽度。
如上所述，通栅108和下拉FET 104包括第一类型FET(例如，n-FET)，以及上拉FET包括第二类型FET(例如，p-FET)。因此，通栅108和下拉FET 104的鳍(即第一和第三鳍161和163)特别地沟道(即第一和第三沟道131和133)可以包括具有对于n型晶体管的电子迁移率最优的第一晶向(例如，{100}取向)的半导体材料。类似地，p型上拉晶体管106的第二沟道132可以包括具有对于p型晶体管的空穴迁移率最优的不同取向(即第二晶向)(例如，{110}取向)的相同半导体材料。例如，参考图4的示例SRAM单元400，在SOI晶片或块体晶片上，以相对于上拉FET 106的第二半导体鳍162的角度410(例如，大约45度)分别布置通栅FET 108和下拉FET 104的第一和第三半导体鳍161和163，使得获得不同的晶向。可选地，可以通过在混合定向晶片上形成SRAM及其各个FET而获得不同取向。
最后，参考图5，如果用块体p型硅晶片或混合定向晶片形成SRAM单元，其中p型硅衬底和p型阱501在衬底200中在下拉FET 104的沟道133的下方形成，那么为了进一步控制n型下拉FET 104的阈值电压，以及为了进一步抑制短沟道效应，可以例如通过接触503给p型阱501施加电偏置。
结合图1-5参考图6，一般地形成上述SRAM单元的方法的实施方案包括，在包括SOI，块体或HOT晶片的衬底200上，同时形成第一半导体鳍、第二半导体鳍和第三半导体鳍，以便分别形成第一晶体管108，第二晶体管106和第三晶体管104。例如，两个第一半导体鳍161可以用来形成两个n型通栅晶体管108，两个第二半导体鳍162可以用来形成两个p型上拉晶体管106，以及两个第三半导体鳍163可以用来形成两个n型下拉晶体管104。特别地，形成鳍161-163的图案(例如，通过光刻或侧壁图像转印技术)并进行刻蚀(例如，通过定向刻蚀)(602)。
形成所有的鳍161，162，163为具有大约相同的高度127(604)，但是形成第三半导体鳍163，它比第一半导体鳍161和第二半导体鳍162更宽(例如，宽大约1.5倍)(606)。特别地，形成第三半导体鳍163，它具有获得导致第三晶体管104的第三沟道133的部分耗尽(例如，图2-3的电荷中性区168所说明的)的预先确定高度127跟宽度125比所需的预先确定宽度125(610)。可以形成第一半导体鳍161和第二半导体鳍162为具有足以形成如图2中所示的全耗尽鳍型场效应晶体管的第二预先确定高度127对宽度126a比(609)。可选地，可以形成第一半导体鳍161和第二半导体鳍162为具有足以形成如图3中所示的全耗尽三栅场效应晶体管的第三预先确定高度127对宽度126b比(608)。应当注意，为了说明的目的，使用块体衬底形成所示的图2和图3的结构；但是，本领域技术人员应当认识到，也可以如上所述使用SOI或HOT晶片的常规处理技术，形成本发明的SRAM单元。
另外，如上所述，通栅108和下拉FET 104将形成为第一类型FET(例如，n-FET)，以及上拉FET将形成为第二类型FET(例如，p-FET)。因此，可以形成第一和第三半导体鳍161和163为具有第一晶向(612)。例如，如果第一和第三晶体管108，104将形成为n-FET，那么可以形成第一和第三半导体鳍161，163为具有对于电子迁移率最优的第一晶向(例如，{100}取向)。类似地，可以形成第二半导体鳍162，它具有第二晶向(612)。例如，如果第二晶体管106将形成为p-FET，那么可以形成第二半导体鳍162，它具有对于空穴迁移率最优的第二晶向(例如，{110}取向)。如果使用块体晶片或绝缘体上硅晶片形成SRAM单元，那么通过以相对于第二半导体鳍162的预先确定角度410(例如，大约45度角)形成第一和第三半导体鳍161和163，可以获得不同的晶向(614，参见图4)。可选地，可以使用混合定向晶片(616)。
在形成半导体鳍161，162，163之后，形成栅，包括栅介电层和栅电极，它跟相应的鳍相邻(618)。特别地，如果通栅和下拉FET形成为finFET(参见图2)，那么在第一半导体鳍161的相对侧壁上形成第一栅151a，以及在第二半导体鳍162的相对侧壁上形成第二栅152a(620)。可选地，如果通栅和上拉FET形成为三栅FET，那么在相应半导体鳍161和162的相对侧壁和顶面上形成第一和第二栅151b和152b(622)。另外，不管通栅和上拉FET形成为finFET还是三栅FET，形成三个第三栅153，它们跟第三半导体鳍163的顶面166和相对侧壁167相邻(624)。形成第三栅153为比第一栅151和第二栅152更长(626)，并且具有预先确定的鳍(或沟道)宽度对栅长度比，以便抑制由部分耗尽引起的短沟道效应，以及相对于第一晶体管和第二晶体管增加第二晶体管的驱动电流(628)。
一旦形成栅，可以执行另外的处理，例如形成源/漏扩展，形成晕轮，形成间隔器，形成源/漏区，沉积和平整化覆盖介电层，形成栅的接触等等(630)。另外，如果使用块体晶片或混合定向晶片形成SRAM单元，或者在下拉n-FET的沟道下方形成p阱，那么也可以在p阱上形成接触，使得电偏置可以施加到p阱上，以便进一步控制下拉n-FET的阈值电压以及进一步抑制短沟道效应。
下面说明形成如图1中的SRAM单元的，特别地包括使用混合定向(HOT)晶片800的方法的更详细实施方案(702，参见图8)。晶片800包括具有第一晶向的半导体衬底802。在衬底802上的是具有相同的第一晶向(例如，具有nFET的最佳电子迁移率的{100}取向的硅)的第一半导体区803，以及具有不同的第二晶向(例如，具有pFET的最佳空穴迁移率的{110}取向的硅)的第二半导体区804。第二半导体区804通过掩埋的氧化物层806(例如，二氧化硅层)跟衬底802隔离，以及通过隔离膜808跟第一半导体区803隔离。覆盖硬掩模(例如，氮化物层)902在HOT晶片800上形成(704)。
沉积光刻胶层910，并以第一、第二和第三晶体管(即分别为通栅、上拉和下拉晶体管)的鳍形908，906，904光刻地构图(706，参见图9)。虽然在图9-17中仅说明各个第一、第二和第三晶体管的一个的形成，本领域技术人员应当认识到，为了形成图1的SRAM单元，晶片800应当包括多个第一和第二区803，804，以及应当形成每种类型晶体管的多个鳍形的图案。形成图案，其中第一鳍行908和第三鳍形904在第一半导体区803上方(708)，以及第二鳍形906在第二半导体区804上方(710)。另外，形成图案，其中第三鳍形904比第一鳍形和第二鳍形更宽(例如，宽大约1.5倍)(712)。一旦形成鳍形的图案，例如通过选择性定向刻蚀工艺，将鳍形904，906，908的图像转印到氮化物层902上(714)。通过将掩模层下方的氮化物层902回蚀预先确定的距离1002(例如，通过化学氮化物去除工艺)，可以进一步减小第一鳍形908、第二鳍形906和第三鳍形904的尺寸(例如，小于现有技术的最小光刻尺寸)(716，参见图10)。然后，剥离光刻胶层。
一旦在氮化物层902中形成图案，可以通过定向刻蚀晶片，将图案图像转印到晶片中(718)。特别地，刻蚀晶片800，使得在第二半导体区804的下方越过掩埋氧化物层806进入衬底802(720，参见图11)。因此，形成具有第一晶向的第一和第三半导体鳍1161，1163，以及也形成具有第二晶向的第二半导体鳍1162。
形成每个鳍形的图案具有预先确定的宽度。这样，当执行刻蚀工艺到预先确定的深度时，形成第三半导体鳍，它具有足以使随后形成的第三晶体管的沟道部分耗尽的预先确定高宽比(722)。类似地，当执行刻蚀工艺时，形成第一半导体鳍和第二半导体鳍为具有足以形成全耗尽鳍型场效应晶体管的第二高宽比，或者足以形成全耗尽三栅场效应晶体管的第三高宽比(724-726)。
一旦形成鳍，沉积并平整化绝缘层1211(例如，介电层如SiO2)与氮化物层相齐(728，参见图12)。回蚀绝缘层1211，使得其顶面1317跟第二半导体鳍1162中的掩埋氧化物层806接近(例如，在掩埋氧化物层806的顶部和底部之间)(730，参见图13)。然后，可以在所有鳍的侧壁上生长牺牲氧化物层1313(732)。
在形成半导体鳍之后，形成跟鳍相邻的栅(包括栅介电层和栅电极)。特别地，依赖于形成finFET SRAM还是三栅SRAM，形成跟第一半导体鳍1161相邻的两个或三个第一栅，形成跟第二半导体鳍1162相邻的两个或三个第二栅，以及形成跟第三半导体鳍1163相邻的三个第三栅。例如，参考图14-15以及步骤734，738和742，如果第一和第二半导体鳍1161-1162将用来形成通栅和上拉finFET1508和1506，那么第一和第二鳍1161-1162被掩蔽，从第三鳍1163去除氮化物层902。剥离掩模，留下第一和第二鳍1161-1162的顶面上的氮化物层。然后在所有鳍的所有暴露半导体表面上生长栅介电层。在形成栅介电层之后，在鳍上沉积栅电极(例如，掺杂多晶硅材料)，并形成图案以形成第一、第二和第三栅。由于第一和第二鳍顶面上的剩余氮化物层，仅形成两个第一栅1511和两个第二栅1552为分别跟第一和第二半导体鳍1161和1162的相对侧壁1464相邻。
可选地，参考图16-17以及步骤736，740和742，如果第一和第二半导体鳍1161-1162将用来形成通栅和上拉三栅FET 1708和1706，那么从所有鳍1161-1163中去除氮化物层902。在所有鳍的所有暴露半导体表面上生长栅介电层。在形成栅介电层之后，在鳍上方沉积栅电极(例如，掺杂多晶硅材料)并形成图案，以形成第一1751、第二1752和第三1753栅。因为从所有鳍中去除氮化物层，第一1751、第二1752和第三栅1753将在隔离层1211上形成，它们跟每个鳍的相对侧壁1464，1467相邻，以及在每个鳍的顶面1465，1466上(参见图17)。因此，不管通栅和上拉FET是finFET1508，1506还是三栅FET 1708，1706，至少形成三个栅1553，1753，它们跟第三半导体鳍的第三沟道区1531，1731相邻：两个栅在隔离层1211上跟鳍的相对侧壁1467相邻，以及一个栅在鳍1466的顶面上。
当在步骤742形成第三栅的图案时，它们的图案被形成为使得它们比第一栅和第二栅更长，并且特别地它们具有足以获得预先确定的鳍宽度对栅长度比的预先确定长度，使得相对于上拉FET(即第二晶体管)和通栅FET(即第一晶体管)，增加下拉FET(即第三晶体管)的驱动电流(743)。
对于前述方法的实施方案，一旦形成了栅，另外的处理可以包括：源/漏扩展，形成晕轮，形成隔离器，形成源/漏区，沉积和平整化覆盖介电层，形成栅的接触等(744)。另外，可以在下拉晶体管的沟道下方的p阱上形成接触，使得电偏置可以施加到p阱上，以便进一步控制下拉n-FET的阈值电压以及进一步抑制短沟道效应。
因此，上面所公开的是在SOI、块体或HOT晶片上的，具有两个通栅n-FET、两个上拉p-FET和两个下拉n-FET的SRAM单元，以及制造SRAM单元的相关方法。通栅FET和下拉FET是非平面完全耗尽finFET或三栅FET。下拉FET包括具有更大沟道宽度和更大栅长度的，从而相对于通栅和上拉FET具有更大驱动电流的非平面部分耗尽三栅FET。另外，分别对应于最佳电子迁移率和孔穴迁移率，n-FET和p-FET的沟道可以包括具有不同晶向的半导体。
具体实施方案的前述说明完整揭示了本发明的一般特性，因此通过使用当前的知识，其他人可以对于各种应用容易地修改和/或调整这种具体实施方案，而不背离一般概念，因此这种调整和修改应当被理解为处于公开实施方案的等价物的意义和范围内。应当理解，这里所使用的习语和术语是用于说明的目的，而不是限制的目的。因此，虽然已根据实施方案描述了本发明，本领域技术人员应当认识到，可以在具有附加权利要求的本质和范围内的修改下实施本发明。

Claims (22)

1.一种存储单元，包括：
包括第一沟道和跟所述第一沟道相邻的第一栅的第一晶体管；
包括第二沟道和跟所述第二沟道相邻的第二栅的第二晶体管；以及
包括具有顶面和相对侧壁的部分耗尽的第三沟道以及跟所述顶面和所述相对侧壁相邻的第三栅的第三晶体管，
其中所述第三沟道比所述第一沟道和所述第二沟道更宽，以及其中所述第三栅比所述第一栅和所述第二栅更长。
2.根据权利要求1的存储单元，其中所述第三晶体管具有预先确定的沟道宽度对栅长度比，其足以抑制短沟道效应并且提供相对于所述第一晶体管和所述第二晶体管的驱动电流增加的驱动电流。
3.根据权利要求1的存储单元，其中所述第一晶体管和所述第二晶体管包括全耗尽鳍型场效应晶体管和全耗尽三栅场效应晶体管之一。
4.根据权利要求1的存储单元，其中所述第一沟道和所述第三沟道包括具有第一晶向的半导体材料，以及其中所述第二沟道包括具有第二晶向的所述半导体材料。
5.根据权利要求1的存储单元，还包括块体晶片和混合定向晶片的一种，在上面形成所述第一晶体管、所述第二晶体管和所述第三晶体管，
其中所述第三晶体管是在所述第三沟道下方具有第二类型半导体阱的第一类型晶体管，以及
其中所述第二类型半导体阱适合于接收电偏置，以便控制所述第三晶体管的阈值电压，以及进一步抑制由所述部分耗尽的第三沟道引起的所述短沟道效应。
6.根据权利要求1的存储单元，其中所述第三沟道比所述第一沟道和所述第二沟道宽大约1.5倍。
7.一种存储单元，包括：
包括第一沟道和跟所述第一沟道相邻的第一栅的通栅晶体管；
包括第二沟道和跟所述第二沟道相邻的第二栅的上拉晶体管；以及
包括具有顶面和相对侧壁的部分耗尽的第三沟道以及跟所述顶面和所述相对侧壁相邻的非平面下拉晶体管。
其中所述第三沟道比所述第一沟道和所述第二沟道更宽，以及其中所述第三栅比所述第一栅和所述第二栅更长。
8.根据权利要求7的存储单元，其中所述下拉晶体管具有预先确定的沟道宽度对栅长度比，其足以抑制短沟道效应并且提供相对于所述通栅晶体管和所述下拉晶体管的驱动电流增加的驱动电流。
9.根据权利要求7的存储单元，其中所述通栅晶体管和所述上拉晶体管包括全耗尽鳍型场效应晶体管和全耗尽三栅场效应晶体管之一。
10.根据权利要求7的存储单元，其中所述第一沟道和所述第三沟道包括具有对于n型晶体管中电子迁移率最佳的第一晶向的半导体材料，以及其中所述第二沟道包括具有对于p型晶体管中空穴迁移率最佳的第二晶向的所述半导体材料。
11.根据权利要求7的存储单元，还包括块体晶片和混合定向晶片的一种，在上面形成所述通栅晶体管、所述上拉晶体管和所述下拉晶体管，
其中所述下拉晶体管包括在所述第三沟道下方具有p型半导体阱的n型晶体管，以及
其中所述p型半导体阱适合于接收电偏置，以便控制所述n型晶体管的阈值电压，以及抑制短沟道效应。
12.根据权利要求7的存储单元，其中所述第三沟道比所述第一沟道和所述第二沟道宽大约1.5倍。
13.一种形成存储单元的方法，包括：
在晶片上形成第一晶体管的第一半导体鳍，第二晶体管的第二半导体鳍，以及第三晶体管的第三半导体鳍，使得所述第三半导体鳍被形成为具有顶面和相对侧壁，比所述第一半导体鳍和所述第二半导体鳍更宽，并且形成为具有预先确定的高宽比，以便在所述第三晶体管中形成部分耗尽的沟道；以及
形成跟所述第一半导体鳍相邻的第一栅，跟所述第二半导体鳍相邻的第二栅，以及跟所述第三半导体鳍的所述顶面和所述相对侧壁相邻的第三栅，其中所述第三栅被形成为比所述第一栅和所述第二栅更长。
14.根据权利要求13的方法，其中所述第三晶体管被形成为具有预先确定的沟道宽度对栅长度比，其足以抑制短沟道效应并且提供相对于所述第一晶体管和所述第二晶体管的驱动电流增加的驱动电流。
15.根据权利要求13的方法，其中所述第一半导体鳍和所述第二半导体被形成为具有足以形成全耗尽鳍型场效应晶体管的第二预先确定的高宽比和足以形成全耗尽三栅场效应晶体管的第三预先确定的高宽比之一。
16.根据权利要求13的方法，其中所述第一半导体鳍和所述第三半导体鳍被形成为具有第一晶向，以及所述第二半导体鳍被形成为具有第二晶向。
17.根据权利要求13的方法，其中所述晶片包括块体晶片和绝缘体上硅晶片的一种，以及其中所述第一半导体鳍和所述第三半导体鳍以相对于所述第二半导体鳍预先确定的角度在所述晶片上形成，使得所述第一半导体鳍和所述第三半导体鳍被形成为具有第一晶向，以及所述第二半导体鳍被形成为具有第二晶向。
18.一种在混合定向晶片上形成存储单元的方法，所述方法包括：
提供混合晶向晶片，其包括跟具有第二晶向的第二半导体区相邻的具有第一晶向的第一半导体区；
在所述第一半导体区上方在氮化物层中形成第一鳍形和第三鳍形，以及在所述第二半导体区上方所述氮化物层中形成第二鳍形，使得所述第三鳍形被形成为比所述第一鳍形和所述第二鳍形更宽；
刻蚀所述晶片越过在所述半导体区下方的掩埋氧化物层，以形成具有所述第一晶向的第一半导体鳍，具有所述第二晶向的第二半导体鳍，以及具有所述第一晶向的第三半导体鳍；以及
形成跟所述第一半导体鳍相邻的第一栅，跟所述第二半导体鳍相邻的第二栅，以及跟所述第三半导体鳍的顶面和相对侧壁相邻的第三栅，
其中所述第三栅被形成为比所述第一栅和所述第二栅更长，并具有足以达到预先确定的鳍宽度对栅长度比的预先确定的长度。
19.根据权利要求18的方法，其中所述第三半导体鳍被形成为具有足以形成晶体管的部分耗尽沟道的预先确定的高宽比。
20.根据权利要求18的方法，其中通过在所述氮化物层上沉积和光刻地构图掩模层以及刻蚀所述氮化物层而形成所述第一鳍形，其中所述方法还包括将所述掩模层下方的所述氮化物层回蚀预先确定的距离，以便减小所述第一鳍形、所述第二鳍形和所述第三鳍形的尺寸。
21.根据权利要求20的方法，其中所述第一半导体鳍和所述第二半导体鳍都被形成为具有足以形成全耗尽鳍型场效应晶体管的第二高宽比，其中所述方法还包括在形成所述第三栅之前，从所述第三半导体鳍中去除所述氮化物层。
22.根据权利要求22的方法，其中所述第一半导体鳍和所述第二半导体鳍都被形成为具有足以形成全耗尽三栅场效应晶体管的第三高宽比，其中所述方法还包括在形成所述第一栅、所述第二栅和所述第三栅之前，从所有半导体鳍中去除所述氮化物层。
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