KR20100010722A - 비휘발성 메모리 장치의 프로그램 방법 - Google Patents

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Abstract

본 발명은 프로그램 스피드(program speed)를 향상시키고, 디스터브(disturb) 특성을 개선하기 위한 비휘발성 메모리 장치의 프로그램 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 드레인 선택 트랜지스터와 소오스 선택 트랜지스터 사이에 연결되는 다수의 메모리셀들을 포함하는 비휘발성 메모리 장치의 프로그램 방법에 있어서, 선택된 메모리셀에 프로그램 사이클이 반복됨에 따라 단계적으로 증가하는 프로그램 전압을 인가하고, 비선택된 메모리셀들의 일부에 상기 프로그램 전압 변화에 반비례적으로 감소하는 패스 전압을 인가하는 비휘발성 메모리 장치의 프로그램 방법을 제공한다.
프로그램 스피드, 디스터브, 패스 전압, 프로그램 전압

Description

비휘발성 메모리 장치의 프로그램 방법{PROGRAMMING METHOD OF NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 기술에 관한 것으로, 특히, 비휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
최근, 저장된 데이터의 리프래시(refresh)없이 전기적으로 소거 및 프로그램이 가능한 반도체 메모리 장치에 대한 요구가 점차적으로 증가되고 있다. 또한, 메모리 장치의 저장 용량 및 집적도를 높이는 것이 주된 흐름이다. 저장된 데이터의 리프래시없이 대용량 및 높은 집적도를 제공하는 비휘발성 반도체 메모리 장치의 일예가 낸드 플래시 메모리(NAND fresh memory) 장치이다. 낸드 플래시 메모리 장치는 파워 오프(power off)시에도 데이터를 그대로 유지하기 때문에, 전원이 갑자기 차단될 수 있는 전자 장치들, 예를 들면 휴대용 단말기, 휴대용 컴퓨터 등에 폭넓게 사용되고 있다.
낸드 플래시 메모리 장치는 일반적으로 플로팅 게이트 트랜지스터(floating gate transistor)로 구성된 메모리셀들의 어레이(array)를 포함한다. 상기 어레이는 메모리셀들로 이루어진 단위 스트링(string)을 포함하며, 메모리셀들은 각 단위 스트링내에 배열되는 드레인 선택 트랜지스터(drain select transistor)와 소스 선택 트랜지스터(source select transistor) 사이에 직렬 연결된다. 그리고, 복수개의 워드라인들이 스트링들에 교차되도록 배열되며, 각 워드라인은 각 스트링의 대응하는 메모리셀의 컨트롤 게이트에 연결된다.
일반적인 낸드 플래쉬 메모리 장치의 프로그램 동작을 설명하면 다음과 같다.
먼저, 선택된 메모리셀에 연결된 선택 비트라인에 0V의 전압을 인가하고, 선택된 메모리셀에 연결된 선택 워드라인에 프로그램 전압(Vpgm)을 인가하여 메모리셀의 채널과 컨트롤 게이트 사이의 높은 전압 차이에 의한 FN 터널링에 의해 채널의 전자를 플로팅 게이트내로 주입한다. 이때, 비트라인과 접지단 사이에 위치하는 다수의 메모리셀 중에서 비선택된 메모리셀들에 연결된 비선택 워드라인들에는 선택 비트라인에 인가된 데이터(0V)를 선택된 메모리셀에 전달하기 위한 패스 전압(Vpass)을 인가한다. 그 결과, 선택된 메모리셀의 문턱전압은 양의 전압으로 바뀌게 된다.
프로그램 전압(Vpgm)은 18V의 전압을 인가하는 것이 일반적이지만, 프로그램 분포를 개선하기 위해 프로그램 사이클에 따라 도 1의 파형도와 같은 ISPP(Incremental Step Pulse Programming) 방식을 사용하여 프로그램 전압(Vpgm)을 16V에서 19V까지 가변하여 인가한다. 그리고, 패스 전압(Vpass)을 9V 정도의 고 정된 전압으로 인가한다.
선택 워드라인에 연결된 비선택된 메모리셀들을 프로그램하지 않고 동시에 해당 워드라인에 연결된 선택된 메모리셀을 프로그램하고자 할 때 한 가지 문제점이 생긴다. 선택 워드라인에 프로그램 전압(Vpgm)이 인가될 때, 프로그램 전압(Vpgm)은 선택된 메모리셀 뿐만 아니라 선택 워드라인을 따라서 배열된 비선택된 메모리셀들에도 인가됨에 따라, 선택 워드라인상에 연결된 비선택된 메모리셀, 특히 선택된 메모리셀에 인접한 비선택된 메모리셀이 프로그램될 수 있다. 이와 같이, 선택 워드라인에 연결된 비선택된 메모리셀의 의도하지 않은 프로그램을 프로그램 디스터브(program disturb)라 한다.
프로그램 디스터브를 방지하기 위한 기술들 중 하나는 셀프 부스팅 스킴(self boosting scheme)을 이용한 프로그램 금지방법이다. 셀프 부스팅 스킴을 이용한 프로그램 금지 방법은 미합중국특허 출원번호 5,677,873호에 "METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND FLASH MEMORY CELLS THERE IN"이라는 제목으로, 그리고 미합중국특허 출원번호 5,991,202호에 "METHOD FOR REDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN A NAND FLASH MEMORY"라는 제목으로 개시되어 있다.
셀프 부스팅 스킴을 이용한 프로그램 금지 방법은 도 2를 참조하여 이하에서 상세히 설명될 것이다.
먼저, 소오스 선택 트랜지스터(SST)의 게이트에 0V의 전압을 인가함으로써 그라운드 경로가 차단된다. 선택 비트라인에는 0V의 전압이 인가되고, 비선택 비트라인에는 프로그램 금지 전압(program inhibition voltage)으로서 3.3V 또는 5V의 전원전압(Vcc)이 인가된다. 동시에, 드레인 선택 트랜지스터(DST)의 게이트에 전원전압(Vcc)을 인가함으로써 드레인 선택 트랜지스터(DST)의 소스가 Vcc-Vth(Vth는 드레인 선택 트랜지스터(DST)의 문턱전압)까지 충전된 후, 드레인 선택 트랜지스터(DST)는 사실상 차단된다. 그 다음, 선택 워드라인에 프로그램 전압(Vpgm)을 인가하고 비선택 워드라인들에 패스 전압(Vpass)을 인가함으로써 프로그램 금지된 메모리셀의 채널 전압이 부스팅(boosting)된다. 이는 플로팅 게이트와 채널 사이에 FN 터널링이 생기지 않게 하며, 그 결과 프로그램 금지된 메모리셀은 초기의 소거 상태로 유지된다.
또 다른 기술은, 로컬 셀프 부스팅 스킴(local self boosting scheme)을 이용한 프로그램 금지 방법이다. 로컬 셀프 부스팅 스킴을 이용한 프로그램 금지 방법은 미합중국특허 출원번호 5,715,194호에 "BIAS SCHEME OF PROGRAM INHIBIT FOR RANDOM PROGRAMMING IN A NAND FLASH MEMORY"라는 제목으로, 그리고 미합중국특허 출원번호 6,061,270호에 "METHOD FOR PROGRAMMING A NONVOLATILE MEMORY DEVICE WITH PROGRAM DISTURB CONTROL"라는 제목으로 개시되어 있다.
로컬 셀프 부스팅 스킴을 이용한 프로그램 금지 방법은 도 3을 참조하여 이하에서 상세히 설명될 것이다.
먼저, 소오스 선택 트랜지스터(SST)의 게이트에 0V의 전압을 인가함으로써 그라운드 경로가 차단된다. 선택 비트라인에는 0V의 전압이 인가되고, 비선택 비트 라인에는 프로그램 금지 전압(program inhibition voltage)으로서 3.3V 또는 5V의 전원전압(Vcc)이 인가된다. 동시에, 드레인 선택 트랜지스터(DST)의 게이트에 전원전압(Vcc)을 인가함으로써 드레인 선택 트랜지스터(DST)의 소스가 Vcc-Vth(Vth는 드레인 선택 트랜지스터(DST)의 문턱전압)까지 충전된 후, 드레인 선택 트랜지스터(DST)는 사실상 차단된다. 그리고, 선택 워드라인(예를 들면, WL14)에 바로 인접한 비선택 워드라인들(예를 들면, WL13, WL15)에는 0V의 디커플링 전압(Vdcp)이 인가되고 나머지 비선택 워드라인들에는 패스 전압(Vpass)이 인가된다. 그 다음에, 선택 워드라인(예를 들면, WL14)에 프로그램 전압(Vpgm)이 인가된다. 그 결과, 셀프 부스팅 방법과 마찬가지로 부스팅된 채널 전압은 프로그램 금지된 메모리셀의 플로팅 게이트와 채널 사이에 FN 터널링이 생기지 않게 하며, 그 결과, 프로그램 금지된 메모리셀은 초기의 소거 상태를 유지한다.
이러한 로컬 셀프 부스팅 스킴에 의하면, 프로그램 금지된 메모리 셀의 채널은 디커플링 전압(Vdcp)을 공급받는 비선택 워드라인에 연결된 메모리셀들에 의해서 제한되기 때문에, 프로그램 금지된 메모리셀의 부스팅 채널 전압은 셀프 부스팅 스킴에서보다 증가된다.
셀프 부스팅 스킴보다 더 높은 채널 전압을 얻을 수 있는 로컬 셀프 부스팅 스킴은 주로 2 비트 이상의 데이터를 저장해야 하는 멀티 레벨 셀(Multi-Level Cell, MLC)을 프로그램하는데 사용된다. 하지만, 로컬 셀프 부스팅 스킴은 셀프 부스팅 스킴과 비교하여 볼 때, 프로그램 스피드(program speed)가 저하되는 문제점이 있다.
도 4는 셀프 부스팅 스킴(A)과 로컬 셀프 부스팅 스킴(B)의 프로그램 문턱전압(PGM Vt), 즉 프로그램 스피드를 비교한 그래프로, 로컬 셀프 부스팅 스킴(B)에서는 셀프 부스팅 스킴(A)에서보다 프로그램 문턱전압이 약 300 내지 500mV 정도 저하되었음을 확인할 수 있다.
로컬 셀프 부스팅 스킴에서 프로그램 스피드가 저하되는 원인은 다음과 같다. 일반적으로 프로그램 문턱전압(즉, 프로그램될 메모리셀의 플로팅 게이트 전압)은 커패시티브 커플링(capacitive coupling)을 통해 다른 메모리셀들의 플로팅 게이트 전압에 영향을 받는다. 그런데, 로컬 셀프 부스팅 스킴의 경우 프로그램될 메모리셀 양측에 위치한 메모리셀의 워드라인에 0V의 디커플링 전압(Vdcp)이 인가되어 프로그램 문턱전압이 양측에 위치한 플로팅 게이트 전압의 영향을 받지 못한다. 이런 까닭에, 로컬 셀프 부스팅 스킴에서는 셀프 부스팅 스킴에서보다 프로그램 문턱전압, 즉 프로그램 스피드가 저하된다.
프로그램 스피드를 향상시키기 위해서는 패스 전압(Vpass)을 높이면 되나, 높은 패스 전압(Vpass)을 사용하면 선택 트랜지스터들(DST, SST)에 인접한 에지 메모리 셀들(MC0, MC15)의 디스터브 특성이 나빠지게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 프로그램 스피드를 향상시킬 수 있고, 선택 트랜지스터에 인접한 에지 메모리셀들의 디스터브 특성을 개선시킬 수 있는 비휘발성 메모리 소자의 프로그램 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 드레인 선택 트랜지스터와 소오스 선택 트랜지스터 사이에 연결되는 다수의 메모리셀들을 포함하는 비휘발성 메모리 장치의 프로그램 방법에 있어서, 선택된 메모리셀에 프로그램 사이클이 반복됨에 따라 단계적으로 증가하는 프로그램 전압을 인가하고, 비선택된 메모리셀들의 일부에 상기 프로그램 전압 변화에 반비례적으로 감소하는 패스 전압을 인가하는 비휘발성 메모리 장치의 프로그램 방법을 제공한다.
본 발명에 의하면, 프로그램 전압이 낮은 프로그램 사이클에서는 높은 패스 전압을 사용하여 프로그램 스피드를 향상시키고, 프로그램 전압이 높은 프로그램 사이클에서는 낮은 패스 전압을 사용하여 선택 트랜지스터에 인접한 에지 메모리셀의 디스터브 특성을 개선할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 5는 본 발명에 의한 비휘발성 메모리 장치를 나타낸 회로도이다.
도 5를 참조하면, 본 발명에 의한 비휘발성 메모리 장치는, 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 플로팅 게이트와 컨트롤 게이트가 적층된 구조의 메모리셀들(MC15,… ,MC0)이 직렬로 연결되어 단위 스트링(string)을 구성한다. 스트링은 비트라인들(BL0, BL1,…)에 다수개 병렬로 연결되어 하나의 블록(block)을 구성한다. 블록은 비트라인 콘택을 중심으로 대칭적으로 배치된다. 메모리셀들은 행과 열의 매트릭스(matrix) 형태로 배열되고, 동일 열들에 배열된 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)의 게이트는 각각 드레인 선택 라인(Drain Select Line, DSL) 및 소스 선택 라인(Source Select Line, SSL)과 접속된다. 또한, 동일 열들에 배열된 메모리셀들(MC15,… ,MC0)의 게이트는 대응되는 다수의 워드라인들(WL15,… ,WL0)에 접속된다. 그리고, 드레인 선택 트랜지스터(DST)들의 드레인에는 비트라인들(BL0, BL1,…)이 연결되고, 소스 선택 트랜지스터(SST)들의 소스에는 공통 소스 라인(Common Source Line, CSL)이 연결된다.
한편, 메모리셀들(MC15,…, MC0)의 플로팅 게이트는 액티브 영역과 그 양측 의 필드 영역 가장자리의 일부에 걸쳐서 형성됨으로써 이웃하는 메모리셀의 플로팅 게이트와 격리된다. 컨트롤 게이트는 필드 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트를 포함하여 이웃한 메모리셀의 컨트롤 게이트와 연결됨으로써, 워드라인을 형성한다. 선택 트랜지스터들(DST, SST)은 데이터를 저장하는 플로팅 게이트가 필요없는 트랜지스터이므로, 버팅 콘택(butting contact)을 통해 플로팅 게이트와 컨트롤 게이트가 연결된 구조를 갖는다. 따라서, 선택 트랜지스터들(DST, SST)은 전기적으로는 1층의 게이트를 갖는 모스 트랜지스터로서 동작하게 된다.
일반적으로 프로그램 스피드는, 프로그램 전압(Vpam)이 높을 수록, 패스 전압(Vpass)이 높을 수록, 증가된다.
도 6은 패스 전압(Vpass) 변화에 따른 프로그램 스피드(PGM Vt)의 변화를 타나낸 그래프로, 도 6에 따르면 패스 전압(Vpass)을 높이면 프로그램 스피드를 향상시킬 수 있음을 확인할 수 있다. 즉, 프로그램 스피드를 향상시키기 위해서는 높은 패스 전압(Vpass)을 사용해야 한다.
그러나, 높은 패스 전압(Vpass)을 사용하면 선택 트랜지스터들(DST, SST)에 인접한 에지 메모리 셀들(MC0, MC15)의 디스터브 특성이 나빠진다.
구체적으로, 높은 패스 전압(Vpass)을 사용하면 채널 부스팅 레벨이 높아져 채널 전압과 선택 라인(DSL, SSL)에 인가되는 전압(Vcc, 0V)간 차이가 커지게 되어, 채널과 선택 라인(DSL, SSL) 사이에 강한 전기장(E-field)이 형성되고, 이 전기장에 의해 선택 트랜지스터(DST, SST)의 드레인에서 핫 전자(hot electrons)가 발생된다. 그리고, 이 핫 전자가 전기장의 영향을 받아 선택 트랜지스터(DST, SST) 에 인접한 에지 메모리셀의 플로팅 게이트에 주입됨에 따라 원치 않게 에지 메모리셀들이 프로그램된다(디스터브). 특히, 게이트에 0V의 전압이 인가되는 소스 선택 라인(SSL)은 부스팅된 채널과의 전압 차이가 가장 크다. 이런 까닭에, 소스 선택 트랜지스터(SST)에 인접한 메모리셀은 디스터브에 가장 취약하다.
이에, 본 발명에서는 낮은 프로그램 전압(Vpgm)을 사용하는 프로그램 사이클에서는 높은 패스 전압(Vpass)을 사용하여 프로그램 스피드를 향상시키고, 높은 프로그램 전압(Vpgm)을 사용하는 프로그램 사이클에서는 낮은 패스 전압(Vpass)을 사용하여 에지 메모리셀들에서의 디스터브 특성을 개선하고자 한다.
도 7은 본 발명에 따른 비휘발성 메모리 소자의 프로그램 방법을 설명하기 위한 프로그램 전압(Vpgm) 및 패스 전압(Vpass) 파형도이다.
도 7을 참조하면, 본 발명에 따른 비휘발성 메모리 소자의 프로그램 동작시, 선택 워드라인에는 ISPP 방식에 의해 프로그램 사이클이 반복됨에 따라 단계적으로 증가되는 프로그램 전압(Vpgm)을 인가하고, 선택 워드라인에 바로 인접하지 않은 워드라인들에는 프로그램 전압(Vpgm)에 반비례적으로 감소되는 패스 전압(Vpass)을 인가한다.
한편, 선택 워드라인에 바로 인접한 적어도 하나 이상의 워드라인에는 디커플링 전압(Vdcp)으로 0V의 전압을 인가한다.
패스 전압(Vpass)은 프로그램 전압(Vpgm)이 증가함에 따라 1차 함수 또는 지수 함수적으로 감소되도록 한다. 패스 전압(Vpass)은 프로그램 스피드를 향상시키고, 선택 트랜지스터에 인접한 에지 메모리셀의 디스터브를 줄일 수 있도록, 최적 화되게 조절한다.
예를 들어, 프로그램 전압(Vpgm)은 16V에서 19V까지 0.5V씩 단계적으로 증가시켜 인가하고, 패스 전압(Vpass)은 10V에서 7V까지 단계적으로 감소시켜 인가한다.
도 7에서는 패스 전압 초기치가 10V이고, 패스 전압 최종치가 7V인 경우를 나타내었으나, 패스 전압 초기치로 9 내지 10V 범위의 전압을 사용할 수 있고, 패스 전압 최종치로 7 내지 7.5V 범위의 전압을 사용할 수 있다.
본 발명에서, 워드라인 전압 이외의 바이어스 조건, 즉 비트라인 전압, 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL) 전압 등의 조건은 종래 기술에서와 동일하다. 예를 들어, 소스 선택 라인(SSL)에 0V의 전압을, 선택 비트라인에 0V의 전압을, 비선택 비트라인에는 프로그램 금지 전압을, 드레인 선택 라인(DSL)에 전원전압(Vcc)을 인가한다.
한편, 단일 프로그램 사이클내에서 비선택 워드라인들에 동일한 패스 전압(Vpass)을 인가하지 않고, 워드라인별로 패스 전압(Vpass)을 달리할 수도 있다. 예를 들어, 드레인 선택 트랜지스터(DST)에 바로 인접한 워드라인에는 높은 패스 전압(Vpass)을 인가하고, 소스 선택 트랜지스터(SST)에 바로 인접한 워드라인에는 낮은 패스 전압(Vpass)을 인가할 수 있다.
소스 선택 트랜지스터(SST)에 바로 인접한 워드라인에 낮은 패스 전압(Vpass)을 인가하면 디스터브 특성에 가장 취약한 소스 선택 트랜지스터(SST)에 인접한 에지 메모리셀의 디스터브 특성을 개선할 수 있다.
한편, 잘 알려진 바와 같이, 하나의 메모리셀에 멀티 비트 데이터(multi-bit data)를 저장할 수 있는 멀티 레벨 셀(Multi-Level Cell, MLC)을 프로그램하는 방법은 하위 비트 데이터를 프로그램하는 LSB 프로그램 동작과 상위 비트 데이터를 프로그램하는 MSB 프로그램 동작으로 나누어진다.
LSB 프로그램 동작시에는 LSB 프로그램 전압이 선택 워드라인에 인가되고, MSB 프로그램 동작시에는 MSB 프로그램 전압이 선택 워드라인에 인가된다.
MSB 프로그램 동작은 LSB 프로그램 동작에 의해 메모리셀의 문턱전압이 높아진 상태에서 진행되기 때문에, MSB 프로그램 전압 초기치가 LSB 프로그램 전압 초기치와 동일할 경우 불필요하게 프로그램 스피드가 저하된다. 이에, MSB 프로그램 전압 초기치로 LSB 프로그램 전압 초기치보다 높은 전압을 사용하고 있다. 그러나, LSB 프로그램 전압 초기치가 MSB 프로그램 전압 초기치보다 낮으면 LSB 프로그램시 MSB 프로그램시보다 프로그램 스피드가 저하된다.
이에, 본 발명에서는 LSB 패스 전압 초기치를 MSB 패스 전압 초기치보다 높은 전압을 사용하여, 낮은 LSB 프로그램 전압으로 인한 프로그램 스피드 저하를 보상한다.
도 8은 본 발명에 따른 멀티 레벨 셀의 프로그램 방법을 설명하기 위한 프로그램 전압(Vpgm) 및 패스 전압(Vpass) 파형도로, (a)는 LSB 프로그램 동작시 프로그램 전압(Vpgm) 및 패스 전압(Vpass) 파형도이고, (b)는 MSB 프로그램 동작시 프로그램 전압(Vpgm) 및 패스 전압(Vpass) 파형도이다.
도 8을 참조하면, LSB 프로그램시 동작에, 선택 워드라인에는 ISPP 방식에 의해 프로그램 사이클이 반복됨에 따라 단계적으로 증가되는 LSB 프로그램 전압(Vpgm)을 인가하고, 선택 워드라인에 바로 인접하지 않은 워드라인들에는 LSB 프로그램 전압(Vpgm)에 반비례적으로 감소되는 LSB 패스 전압(Vpass)을 인가한다. 한편, 선택 워드라인에 바로 인접한 적어도 하나 이상의 워드라인에는 디커플링 전압(Vdcp)으로 0V의 전압을 인가한다.
LSB 프로그램 동작시와 마찬가지로, MSB 프로그램 동작시에 선택 워드라인에는 ISPP 방식에 의해 프로그램 사이클이 반복됨에 따라 단계적으로 증가되는 MSB 프로그램 전압(Vpgm)을 인가하고, 선택 워드라인에 바로 인접하지 않은 워드라인들에는 MSB 프로그램 전압(Vpgm)에 반비례적으로 감소되는 MSB 패스 전압(Vpass)을 인가한다. 한편, 선택 워드라인에 바로 인접한 적어도 하나 이상의 워드라인에는 디커플링 전압(Vdcp)으로 0V의 전압을 인가한다.
LSB 패스 전압 및 MSB 패스 전압은 LSB 프로그램 전압 및 MSB 프로그램 전압이 증가함에 따라 1차 함수 또는 지수 함수적으로 감소되도록 한다. LSB 패스 전압 및 MSB 패스 전압은 프로그램 스피드를 향상시키고, 선택 트랜지스터에 인접한 에지 메모리셀의 디스터브를 줄일 수 있도록, 최적화되게 조절한다.
그리고, LSB 프로그램 전압 초기치를 MSB 프로그램 전압 초기치보다 낮은 전압을 사용하고, LSB 패스 전압 초기치를 MSB 패스 전압 초기치보다 높은 전압을 사용한다. 이처럼, LSB 패스 전압 초기치를 MSB 패스 전압 초기치보다 높은 전압을 사용하면, 낮은 LSB 프로그램 전압으로 의한 영향으로 저하되는 프로그램 스피드가 보상되어, 프로그램 스피드가 향상된다.
도 8에서는 LSB 패스 전압 초기치가 9.8V, MSB 패스 전압 초기치가 9.5V이고, LSB 패스 전압 최종치가 7.4V, MSB 패스 전압 최종치가 7.1V인 경우를 나타내었으나, LSB 패스 전압 초기치 및 MSB 패스 전압 초기치로 9 내지 10V 범위의 전압을 사용할 수 있고(단, LSB 패스 전압 초기치＞ MSB 패스 전압 초기치), LSB 패스 전압 최종치 및 MSB 패스 전압 최종치로 7 내지 7.5V 범위의 전압을 사용할 수 있다(단, LSB 패스 전압 최종치＞ MSB 패스 전압 최종치).
본 발명에서, 워드라인 전압 이외의 바이어스 조건, 즉 비트라인 전압, 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL) 전압 등의 조건은 종래 기술에서와 동일하다. 예를 들어, 소스 선택 라인(SSL)에 0V의 전압을, 선택 비트라인에 0V의 전압을, 비선택 비트라인에는 프로그램 금지 전압을, 드레인 선택 라인(DSL)에 전원전압(Vcc)을 인가한다.
한편, 단일 프로그램 사이클내에서 비선택 워드라인들에 동일한 패스 전압을 인가하지 않고, 워드라인별로 패스 전압을 달리할 수도 있다.
예를 들어, 드레인 선택 트랜지스터(DST)에 바로 인접한 워드라인에는 높은 패스 전압을 인가하고, 소스 선택 트랜지스터(SST)에 바로 인접한 워드라인에는 낮은 패스 전압을 인가할 수 있다. 디스터브 특성에 가장 취약한 소스 선택 트랜지스터(SST)에 바로 인접한 메모리셀의 디스터브 특성을 개선할 수 있다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 비휘발성 메모리 소자의 프로그램 방법을 설명하기 위한 프로그램 전압 및 패스 전압 파형도.
도 2는 셀프 부스팅 스킴을 이용한 프로그램 금지 방법을 설명하기 위한 도면.
도 3은 로컬 셀프 부스팅 스킴을 이용한 프로그램 금지 방법을 설명하기 위한 도면.
도 4는 셀프 부스팅 스킴과 로컬 셀프 부스팅 스킴의 프로그램 스피드를 비교한 그래프.
도 5는 본 발명에 의한 비휘발성 메모리 장치를 나타낸 회로도.
도 6은 패스 전압 변화에 따른 프로그램 스피드의 변화를 타나낸 그래프.
도 7은 본 발명에 따른 비휘발성 메모리 소자의 프로그램 방법을 설명하기 위한 프로그램 전압 및 패스 전압 파형도.
도 8은 본 발명에 따른 멀티 레벨 셀의 프로그램 방법을 설명하기 위한 프로그램 전압 및 패스 전압 파형도.
〈도면의 주요 부분에 대한 부호의 설명〉
Vpgm : 프로그램 전압
Vpass : 패스 전압
DST : 드레인 선택 트랜지스터
SST : 소스 선택 트랜지스터
DSL : 드레인 선택 라인
SSL : 소스 선택 라인
MC0 내지 MC15 : 메모리셀들
WL0 내지 WL15 : 워드라인들
BL0, BL1 : 비트라인들
CSL : 공통 소스 라인

Claims (18)

  1. 드레인 선택 트랜지스터와 소오스 선택 트랜지스터 사이에 연결되는 다수의 메모리셀들을 포함하는 비휘발성 메모리 장치의 프로그램 방법에 있어서,
    선택된 메모리셀에 프로그램 사이클이 반복됨에 따라 단계적으로 증가하는 프로그램 전압을 인가하고, 비선택된 메모리셀들의 일부에 상기 프로그램 전압 변화에 반비례적으로 감소하는 패스 전압을 인가하는 비휘발성 메모리 장치의 프로그램 방법.
  2. 제 1항에 있어서,
    상기 패스 전압은 상기 프로그램 전압의 증가에 따라 1차 함수 또는 지수 함수적으로 감소하는 비휘발성 메모리 장치의 프로그램 방법.
  3. 제 1항에 있어서,
    상기 프로그램 전압을 선택된 메모리셀의 워드라인에 인가하고, 상기 패스 전압을 상기 선택된 메모리셀에 바로 인접하지 않은 비선택된 메모리셀들의 워드라인들에 인가하는 비휘발성 메모리 장치의 프로그램 방법.
  4. 제 3항에 있어서,
    상기 선택된 메모리셀에 바로 인접한 적어도 하나 이상의 비선택된 메모리셀들의 워드라인들에 디커플링 전압을 인가하는 비휘발성 메모리 장치의 프로그램 방법.
  5. 제 4항에 있어서,
    상기 디커플링 전압으로 0V의 전압을 사용하는 비휘발성 메모리 장치의 프로그램 방법.
  6. 제 1항에 있어서,
    상기 패스 전압은 초기 제 1 전압에서 최종 목표치인 제 2 전압까지 단계적으로 감소되는 비휘발성 메모리 장치의 프로그램 방법.
  7. 제 6항에 있어서,
    상기 제 1 전압을 9 내지 10V의 범위의 전압을 사용하고, 상기 제 2 전압을 7 내지 7.5V의 범위의 전압을 사용하는 비휘발성 메모리 장치의 프로그램 방법.
  8. 제 1항에 있어서,
    상기 소오스 선택 트랜지스터에 바로 인접한 메모리셀에 인가하는 상기 패스 전압이 상기 드레인 선택 트랜지스터에 바로 인접한 메모리셀에 인가하는 상기 패스 전압보다 낮은 비휘발성 메모리 장치의 프로그램 방법.
  9. 드레인 선택 트랜지스터와 소스 선택 트랜지스터 사이에 연결되는 다수의 메모리셀을 포함하며 단일 메모리셀에 2비트 이상의 데이터를 저장하는 멀티 레벨 메모리셀의 프로그램 방법에 있어서,
    하위 비트 프로그램시 선택된 메모리셀에 프로그램 회수에 따라 단계적으로 증가되는 제 1 프로그램 전압을 인가하고 비선택된 메모리셀들의 일부에 상기 제 1 프로그램 전압 증가에 반비례하여 감소되는 제 1 패스 전압을 인가하고,
    상위 비트 프로그램시 상기 선택된 메모리셀에 프로그램 회수에 따라 단계적으로 증가되는 제 2 프로그램 전압을 인가하고 비선택된 메모리셀들의 일부에 상기 제 2 프로그램 전압 증가에 반비례하여 감소되는 제 2 패스 전압을 인가하며,
    상기 제 2 프로그램 전압 초기치가 상기 제 1 프로그램 전압 초기치보다 높고, 상기 제 2 패스 전압 초기치가 상기 제 1 패스 전압 초기치보다 낮은 비휘발성 메모리 장치의 프로그램 방법.
  10. 제 9항에 있어서,
    상기 제 1 패스 전압은 상기 제 1 프로그램 전압의 증가에 따라 1차 함수 또는 지수 함수적으로 감소하는 비휘발성 메모리 장치의 프로그램 방법.
  11. 제 9항에 있어서,
    상기 제 2 패스 전압은 상기 제 2 프로그램 전압의 증가에 따라 1차 함수 또는 지수 함수적으로 감소하는 비휘발성 메모리 장치의 프로그램 방법.
  12. 제 9항에 있어서,
    상기 제 1, 제 2 프로그램 전압을 상기 선택된 메모리셀의 워드라인에 인가하고, 상기 제 1, 제 2 패스 전압을 상기 선택된 메모리셀에 바로 인접하지 않은 비선택된 메모리셀들의 워드라인들에 인가하는 비휘발성 메모리 장치의 프로그램 방법.
  13. 제 12항에 있어서,
    상기 선택된 메모리셀에 바로 인접한 적어도 하나 이상의 비선택된 메모리셀들의 워드라인들에 디커플링 전압을 인가하는 비휘발성 메모리 장치의 프로그램 방법.
  14. 제 13항에 있어서,
    상기 디커플링 전압으로 0V의 전압을 사용하는 비휘발성 메모리 장치의 프로그램 방법.
  15. 제 1항에 있어서,
    상기 제 1, 제 2 패스 전압은 초기 제 1 전압에서 최종 목표치인 제 2 전압까지 단계적으로 감소되는 비휘발성 메모리 장치의 프로그램 방법.
  16. 제 15항에 있어서,
    상기 제 1 전압을 9 내지 10V의 범위의 전압을 사용하고, 상기 제 2 전압을 7 내지 7.5V의 범위의 전압을 사용하는 비휘발성 메모리 장치의 프로그램 방법.
  17. 제 9항에 있어서,
    상기 소오스 선택 트랜지스터에 바로 인접한 메모리셀에 인가되는 제 1 패스 전압이 상기 드레인 선택 트랜지스터에 바로 인접한 메모리셀에 인가되는 제 1 패스 전압보다 낮은 비휘발성 메모리 장치의 프로그램 방법.
  18. 제 9항에 있어서,
    상기 소오스 선택 트랜지스터에 바로 인접한 메모리셀에 인가되는 제 2 패스 전압이 상기 드레인 선택 트랜지스터에 바로 인접한 메모리셀에 인가되는 제 2 패스 전압보다 낮은 비휘발성 메모리 장치의 프로그램 방법.
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