KR20190066327A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

Info

Publication number
KR20190066327A
KR20190066327A KR1020170165955A KR20170165955A KR20190066327A KR 20190066327 A KR20190066327 A KR 20190066327A KR 1020170165955 A KR1020170165955 A KR 1020170165955A KR 20170165955 A KR20170165955 A KR 20170165955A KR 20190066327 A KR20190066327 A KR 20190066327A
Authority
KR
South Korea
Prior art keywords
memory device
access
controller
memory
access operation
Prior art date
Application number
KR1020170165955A
Other languages
English (en)
Inventor
이형민
정용일
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170165955A priority Critical patent/KR20190066327A/ko
Priority to US16/026,550 priority patent/US10817377B2/en
Priority to CN201811223404.1A priority patent/CN109871339B/zh
Publication of KR20190066327A publication Critical patent/KR20190066327A/ko
Priority to US17/034,444 priority patent/US11467910B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1415—Saving, restoring, recovering or retrying at system level
    • G06F11/1443—Transmit or communication errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1415—Saving, restoring, recovering or retrying at system level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/805—Real-time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/86—Event-based monitoring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7204—Capacity control, e.g. partitioning, end-of-life degradation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

메모리 시스템은 메모리 장치; 및 액세스 동작을 수행하기 위해 상기 메모리 장치로 타겟 어드레스를 전송하고, 상기 메모리 장치로부터 상기 액세스 동작이 수행된 참조 어드레스를 수신하고, 상기 참조 어드레스에 근거하여 상기 액세스 동작을 선택적으로 재수행하도록 구성된 컨트롤러를 포함하되, 상기 컨트롤러는, 상기 참조 어드레스가 상기 타겟 어드레스와 상이할 때, 상기 액세스 동작을 재수행한다.

Description

메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다. 외부 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 메모리 시스템은 외부 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 외부 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는 메모리 장치에 대한 액세스 동작의 에러를 검출하는 메모리 시스템 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 시스템은 메모리 장치; 및 액세스 동작을 수행하기 위해 상기 메모리 장치로 타겟 어드레스를 전송하고, 상기 메모리 장치로부터 상기 액세스 동작이 수행된 참조 어드레스를 수신하고, 상기 참조 어드레스에 근거하여 상기 액세스 동작을 선택적으로 재수행하도록 구성된 컨트롤러를 포함하되, 상기 컨트롤러는, 상기 참조 어드레스가 상기 타겟 어드레스와 상이할 때, 상기 액세스 동작을 재수행할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 액세스 동작을 수행하기 위해 메모리 장치로 타겟 어드레스를 전송하는 단계; 상기 메모리 장치로부터 상기 액세스 동작이 수행된 참조 어드레스를 수신하는 단계; 및 상기 참조 어드레스에 근거하여 상기 액세스 동작을 선택적으로 재수행하는 단계를 포함하되, 상기 액세스 동작을 선택적으로 재수행하는 단계는, 상기 참조 어드레스가 상기 타겟 어드레스와 상이할 때, 상기 액세스 동작을 재수행하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 컨트롤러; 및 메모리 영역을 포함하고, 상기 컨트롤러의 제어에 따라 상기 메모리 영역을 액세스한 뒤 액세스 정보를 상기 컨트롤러로 전송하도록 구성된 메모리 장치를 포함하되, 상기 컨트롤러는, 상기 액세스 정보에 근거하여 상기 메모리 영역을 다시 액세스하도록 상기 메모리 장치를 제어할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 및 그것의 동작 방법은 메모리 장치에 대한 액세스 동작의 에러를 검출할 수 있다.
도1은 본 발명의 실시 예에 따른 메모리 시스템을 도시한 블록도,
도2는 본 발명의 실시 예에 따른 도1의 메모리 시스템의 동작 방법을 예시적으로 도시한 순서도,
도3은 본 발명의 실시 예에 따른 도1의 메모리 시스템의 동작 방법을 예시적으로 도시한 순서도,
도4는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도5는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도6은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도7은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면,
도8은 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 메모리 시스템(100)을 도시한 블록도이다.
메모리 시스템(100)은 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템(100)은 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다.
메모리 시스템(100)은 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive) 등으로 구성될 수 있다.
메모리 시스템(100)은 컨트롤러(110) 및 메모리 장치(120)를 포함할 수 있다.
컨트롤러(110)는 메모리 시스템(100)의 제반 동작을 제어할 수 있다. 컨트롤러(110)는 외부 장치의 요청을 처리하기 위해서 또는 외부 장치의 요청과 무관하게 메모리 시스템(100)의 내부 관리 동작을 수행하기 위해서 메모리 장치(120)에 대해 액세스 동작을 수행할 수 있다. 액세스 동작은 라이트 동작, 리드 동작 및 소거 동작을 포함할 수 있다.
또한, 컨트롤러(110)는 액세스 동작을 수행할 때 메모리 장치(120)와 인터페이싱함에 있어서 발생할 수 있는 에러를 검출할 수 있다. 인터페이싱에서의 에러로서 심각한 경우 중 하나는, 예를 들어, 액세스 동작이 수행될 타겟 어드레스(TADD)가 잘못된 어드레스로 메모리 장치(120)로 전송되는 경우일 수 있다. 이러한 경우, 메모리 장치(120)는 컨트롤러가 의도한 타겟 어드레스(TADD)와 전혀 다른 어드레스를 액세스하므로 심각한 에러를 일으킬 수 있다.
본 발명의 실시 예에 따르면, 컨트롤러(110)는 액세스 동작을 수행하기 위해 메모리 장치(120)로 타겟 어드레스(TADD)를 전송하고, 메모리 장치(120)로부터 액세스 동작이 실제로 수행된 참조 어드레스(RADD)를 수신하고, 참조 어드레스(RADD)에 근거하여 액세스 동작을 선택적으로 재수행할 수 있다.
구체적으로, 컨트롤러(110)는 참조 어드레스(RADD)가 타겟 어드레스(TADD)와 상이할 때, 타겟 어드레스(TADD)에 대해 액세스 동작을 재수행할 수 있다. 즉, 인터페이싱에서의 에러가 발생할 때 타겟 어드레스(TADD)는 상이한 참조 어드레스(RADD)로서 잘못 전송될 수 있지만, 컨트롤러(110)는 참조 어드레스(RADD)를 통해 이러한 에러를 검출하고 타겟 어드레스(TADD)에 대해 액세스 동작을 재수행할 수 있다.
그리고, 컨트롤러(110)는 참조 어드레스(RADD)가 타겟 어드레스(TADD)와 동일할 때, 타겟 어드레스(TADD)에 대한 액세스 동작의 재수행을 스킵할 수 있다. 즉, 컨트롤러(110)는 인터페이싱에서의 에러 없이 타겟 어드레스(TADD)에 대한 액세스 동작이 정상적으로 수행된 것으로 판단할 수 있다.
컨트롤러(110)는 메모리 장치(120)가 참조 어드레스(RADD)를 컨트롤러(110)로 전송하도록 다양한 방법으로 메모리 장치(120)를 제어할 수 있다. 예를 들어, 컨트롤러(110)는 메모리 장치(120)가 참조 어드레스(RADD)를 컨트롤러(110)로 전송하도록 지시하는 소정의 참조 어드레스 전송 명령을 메모리 장치(120)로 전송할 수 있다. 다른 예로서, 컨트롤러(110)는 메모리 장치(120)를 제어하기 위해 사용한 기존 명령들, 예를 들어, 메모리 장치(120)에 저장된 파라미터를 획득하기 위한 명령, 메모리 장치(120)의 상태를 체크하기 위한 명령 등을 사용하여 메모리 장치(120)가 참조 어드레스(RADD)를 컨트롤러(110)로 전송하도록 지시할 수 있다.
컨트롤러(110)는 참조 어드레스(RADD)가 타겟 어드레스(TADD)와 동일/상이한지 판단하는 비교부(115)를 포함할 수 있다. 비교부(115)는 타겟 어드레스(TADD)가 메모리 장치(120)로 전송된 이후에 참조 어드레스(RADD)와의 비교를 위해 타겟 어드레스(TADD)를 저장할 수 있다.
한편, 컨트롤러(110)는 메모리 장치(120)로 액세스 동작에 대응하는 액세스 명령을 전송할 수 있다. 인터페이싱에서의 에러에 의해 메모리 장치(120)로 액세스 명령이 잘못 전송될 때, 메모리 장치(120)는 컨트롤러(110)가 의도한 액세스 타입과 다른 액세스 타입의 액세스 동작을 수행할 것이다.
따라서, 실시 예에 따라, 컨트롤러(110)는 메모리 장치(120)로부터 액세스 동작의 타입 정보(TYPE)를 더 수신할 수 있다. 액세스 동작의 타입 정보(TYPE)는 메모리 장치(120)가 실제로 수행한 액세스 동작이 리드 동작인지, 라이트 동작인지, 또는 소거 동작인지 등을 가리키는 것일 수 있다.
컨트롤러(110)는 메모리 장치(120)로부터 전송된 타입 정보(TYPE)에 근거하여 액세스 동작을 선택적으로 재수행할 수 있다. 구체적으로, 컨트롤러(110)는 타입 정보(TYPE)에 의한 액세스 타입이 메모리 장치(120)로 전송한 액세스 명령에 대응하지 않을 때, 액세스 동작을 재수행할 수 있다. 그러나, 컨트롤러(110)는 타입 정보(TYPE)에 의한 액세스 타입이 메모리 장치(120)로 전송한 액세스 명령에 대응할 때, 액세스 동작의 재수행을 스킵할 수 있다.
실시 예에 따라, 메모리 장치(120)는 컨트롤러(110)의 제어에 따라 참조 어드레스(RADD)와 타입 정보(TYPE)를 함께 전송할 수 있다.
메모리 장치(120)는, 컨트롤러(110)가 전송한 타겟 어드레스(TADD)를 참조 어드레스(RADD)로서 수신하고, 메모리 영역(122)에서 참조 어드레스(RADD)로 특정되는 위치를 액세스할 수 있다. 메모리 장치(120)는 컨트롤러(110)의 제어에 따라, 액세스 동작이 실제로 수행된 참조 어드레스(RADD)를 컨트롤러(110)로 전송할 수 있다.
또한, 메모리 장치(120)는, 컨트롤러(110)가 전송한 액세스 명령을 수신하고, 수신된 액세스 명령에 따라 액세스 타입을 결정하여 액세스 동작을 수행할 수 있다. 메모리 장치(120)는 컨트롤러(110)의 제어에 따라, 실제로 수행된 액세스 동작의 타입 정보(TYPE)를 컨트롤러(110)로 전송할 수 있다.
메모리 장치(120)는 레지스터(121) 및 메모리 영역(122)을 포함할 수 있다.
레지스터(121)는 참조 어드레스(RADD)를 저장할 수 있다. 참조 어드레스(RADD)는 컨트롤러(110)의 제어에 따라 컨트롤러(110)로 전송될 때까지 레지스터(121)에 저장될 수 있다.
메모리 영역(122)은 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 영역(122)은 참조 어드레스에 근거하여 액세스될 수 있다.
메모리 장치(120)는 비휘발성 메모리 장치(120) 또는 휘발성 메모리 장치(120)일 수 있다. 비휘발성 메모리 장치(120)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치(120), FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다. 휘발성 메모리 장치(120)는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 등을 포함할 수 있다.
한편, 도1은 메모리 시스템(100)이 1개의 메모리 장치(120)를 포함하는 것으로 도시하나, 메모리 시스템(100)에 포함되는 메모리 장치들의 개수는 이에 제한되지 않는다.
도2는 본 발명의 실시 예에 따른 도1의 메모리 시스템(100)의 동작 방법을 예시적으로 도시한 순서도이다.
도2를 참조하면, 단계(S110)에서, 컨트롤러(110)는 메모리 영역(122)의 타겟 어드레스(TADD)에 대한 액세스 동작을 수행하기 위해 메모리 장치(120)로 타겟 어드레스(TADD)를 전송할 수 있다. 타겟 어드레스(TADD)는 메모리 영역(122)에서 특정 위치를 가리킬 수 있다.
단계(S120)에서, 메모리 장치(120)는 타겟 어드레스(TADD)를 참조 어드레스(RADD)로서 수신할 수 있다. 인터페이싱에서의 에러 발생 유무에 따라 참조 어드레스(RADD)는 타겟 어드레스(TADD)와 상이/동일할 수 있다.
단계(S130)에서, 메모리 장치(120)는 메모리 영역(122)에서 참조 어드레스(RADD)를 액세스할 수 있다.
단계(S140)에서, 컨트롤러(110)는 메모리 장치(120)에게 참조 어드레스(RADD)의 전송을 지시할 수 있다.
단계(S150)에서, 컨트롤러(110)는 메모리 장치(120)로부터 참조 어드레스(RADD)를 수신할 수 있다.
단계(S160)에서, 컨트롤러(110)는 참조 어드레스(RADD)에 근거하여 타겟 어드레스(TADD)에 대한 액세스 동작을 선택적으로 재수행할 수 있다. 컨트롤러(110)는 참조 어드레스(RADD)에 근거하여 인터페이싱에서의 에러가 발생한 것으로 판단될 때, 타겟 어드레스(TADD)에 대한 액세스 동작을 재수행할 수 있다.
도3은 본 발명의 실시 예에 따른 도1의 메모리 시스템(100)의 동작 방법을 예시적으로 도시한 순서도이다. 도3에 도시된 절차는 도2의 단계의 구체적인 실시 예일 수 있다.
단계(S161)에서, 컨트롤러(110)는 메모리 장치(120)로부터 전송된 참조 어드레스(RADD)가 타겟 어드레스(TADD)와 동일한지 여부를 판단할 수 있다. 참조 어드레스(RADD)가 타겟 어드레스(TADD)와 동일할 때, 즉, 인터페이싱에서의 에러가 발생하지 않았을 때, 절차는 단계(S162)로 진행할 수 있다. 참조 어드레스(RADD)가 타겟 어드레스(TADD)와 상이할 때, 즉, 인터페이싱에서의 에러가 발생했을 때, 절차는 단계(S163)로 진행할 수 있다.
단계(S162)에서, 컨트롤러(110)는 타겟 어드레스(TADD)에 대한 액세스 동작의 재수행을 스킵할 수 있다.
단계(S163)에서, 컨트롤러(110)는 타겟 어드레스(TADD)에 대한 액세스 동작을 재수행할 수 있다.
도 4는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 4를 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214) 및 메모리 인터페이스 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 백그라운드에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 5를 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 시스템(2200)을 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 메모리 시스템(2200)은 접속 터미널(2110)에 마운트(mount)될 수 있다.
메모리 시스템(2200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(2200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(2200)은 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 메모리 시스템(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 4에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~2232)은 메모리 시스템(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 메모리 시스템(2200) 백그라운드에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 메모리 시스템(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 메모리 시스템(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(2100)와 메모리 시스템(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 메모리 시스템(2200)의 어느 한 변에 배치될 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 6을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(3200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(3200)은 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(3100)에 마운트될 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 비휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 4에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치(3230)로 전송될 수 있다.
비휘발성 메모리 장치(3230)는 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면이다. 도 7을 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 메모리 시스템(4200)을 포함할 수 있다. 메모리 시스템(4200)은 도 1의 메모리 시스템(100), 도 4의 SSD(1200), 도 5의 메모리 시스템(2200), 도 6의 메모리 시스템(3200)으로 구성될 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다. 도 8을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 메모리 시스템
110: 컨트롤러
115: 비교부
120: 메모리 장치
121: 레지스터
122: 메모리 영역

Claims (16)

  1. 메모리 장치; 및
    액세스 동작을 수행하기 위해 상기 메모리 장치로 타겟 어드레스를 전송하고, 상기 메모리 장치로부터 상기 액세스 동작이 수행된 참조 어드레스를 수신하고, 상기 참조 어드레스에 근거하여 상기 액세스 동작을 선택적으로 재수행하도록 구성된 컨트롤러를 포함하되,
    상기 컨트롤러는, 상기 참조 어드레스가 상기 타겟 어드레스와 상이할 때, 상기 액세스 동작을 재수행하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는, 상기 참조 어드레스가 상기 타겟 어드레스와 동일할 때, 상기 액세스 동작의 재수행을 스킵하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 컨트롤러는, 상기 참조 어드레스를 수신하기 위해, 상기 메모리 장치에게 상기 참조 어드레스의 전송을 지시하는 메모리 시스템.
  4. 제1항에 있어서,
    상기 메모리 장치는, 상기 타겟 어드레스를 상기 참조 어드레스로서 수신하는 메모리 시스템.
  5. 제1항에 있어서,
    상기 메모리 장치는, 상기 액세스 동작의 타입 정보를 상기 컨트롤러로 전송하고,
    상기 컨트롤러는, 상기 타입 정보에 근거하여 상기 액세스 동작을 선택적으로 재수행하는 메모리 시스템.
  6. 액세스 동작을 수행하기 위해 메모리 장치로 타겟 어드레스를 전송하는 단계;
    상기 메모리 장치로부터 상기 액세스 동작이 수행된 참조 어드레스를 수신하는 단계; 및
    상기 참조 어드레스에 근거하여 상기 액세스 동작을 선택적으로 재수행하는 단계를 포함하되,
    상기 액세스 동작을 선택적으로 재수행하는 단계는, 상기 참조 어드레스가 상기 타겟 어드레스와 상이할 때, 상기 액세스 동작을 재수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  7. 제6항에 있어서,
    상기 액세스 동작을 선택적으로 재수행하는 단계는,
    상기 참조 어드레스가 상기 타겟 어드레스와 동일할 때, 상기 액세스 동작의 재수행을 스킵하는 단계를 포함하는 메모리 시스템의 동작 방법.
  8. 제6항에 있어서,
    상기 메모리 장치에게 상기 참조 어드레스의 전송을 지시하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  9. 제6항에 있어서,
    상기 메모리 장치가, 상기 타겟 어드레스를 상기 참조 어드레스로서 수신하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  10. 제6항에 있어서,
    상기 메모리 장치로부터 상기 액세스 동작의 타입 정보를 더 수신하는 단계; 및
    상기 타입 정보에 근거하여 상기 액세스 동작을 선택적으로 재수행하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  11. 컨트롤러; 및
    메모리 영역을 포함하고, 상기 컨트롤러의 제어에 따라 상기 메모리 영역을 액세스한 뒤 액세스 정보를 상기 컨트롤러로 전송하도록 구성된 메모리 장치를 포함하되,
    상기 컨트롤러는, 상기 액세스 정보에 근거하여 상기 메모리 영역을 다시 액세스하도록 상기 메모리 장치를 제어하는 메모리 시스템.
  12. 제11항에 있어서,
    상기 액세스 정보는, 상기 메모리 영역에서 액세스된 어드레스 및 액세스 타입을 포함하는 메모리 시스템.
  13. 제12항에 있어서,
    상기 컨트롤러는, 상기 메모리 영역을 액세스하도록 상기 메모리 장치를 제어하기 위해 상기 메모리 영역의 타겟 어드레스를 상기 메모리 장치로 전송하고,
    상기 메모리 장치는, 상기 타겟 어드레스를 상기 어드레스로서 수신하는 메모리 시스템.
  14. 제13항에 있어서,
    상기 컨트롤러는, 상기 액세스 정보에 포함된 상기 어드레스가 상기 타겟 어드레스와 상이할 때, 상기 메모리 영역을 다시 액세스하도록 상기 메모리 장치를 제어하는 메모리 시스템.
  15. 제12항에 있어서,
    상기 컨트롤러는, 상기 메모리 영역을 액세스하도록 상기 메모리 장치를 제어하기 위해 액세스 명령을 상기 메모리 장치로 전송하고,
    상기 메모리 장치는, 수신된 액세스 명령에 근거하여 상기 액세스 타입을 결정하는 메모리 시스템.
  16. 제15항에 있어서,
    상기 컨트롤러는, 상기 액세스 정보에 포함된 상기 액세스 타입이 상기 액세스 명령에 대응하지 않을 때, 상기 메모리 영역을 다시 액세스하도록 상기 메모리 장치를 제어하는 메모리 시스템.
KR1020170165955A 2017-12-05 2017-12-05 메모리 시스템 및 그것의 동작 방법 KR20190066327A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020170165955A KR20190066327A (ko) 2017-12-05 2017-12-05 메모리 시스템 및 그것의 동작 방법
US16/026,550 US10817377B2 (en) 2017-12-05 2018-07-03 Memory system re-performing access operation and operating method thereof
CN201811223404.1A CN109871339B (zh) 2017-12-05 2018-10-19 存储器系统以及该存储器系统的操作方法
US17/034,444 US11467910B2 (en) 2017-12-05 2020-09-28 Memory system re-performing access operation and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170165955A KR20190066327A (ko) 2017-12-05 2017-12-05 메모리 시스템 및 그것의 동작 방법

Publications (1)

Publication Number Publication Date
KR20190066327A true KR20190066327A (ko) 2019-06-13

Family

ID=66658070

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170165955A KR20190066327A (ko) 2017-12-05 2017-12-05 메모리 시스템 및 그것의 동작 방법

Country Status (3)

Country Link
US (2) US10817377B2 (ko)
KR (1) KR20190066327A (ko)
CN (1) CN109871339B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10803969B1 (en) * 2019-08-28 2020-10-13 Micron Technology, Inc. Memory authentication

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1536853A (en) * 1975-05-01 1978-12-20 Plessey Co Ltd Data processing read and hold facility
US6678836B2 (en) * 2001-01-19 2004-01-13 Honeywell International, Inc. Simple fault tolerance for memory
US6667917B1 (en) * 2001-06-15 2003-12-23 Artisan Components, Inc. System and method for identification of faulty or weak memory cells under simulated extreme operating conditions
US7721163B2 (en) * 2007-04-23 2010-05-18 Micron Technology, Inc. JTAG controlled self-repair after packaging
US20090037782A1 (en) * 2007-08-01 2009-02-05 Arm Limited Detection of address decoder faults
KR101493873B1 (ko) 2008-12-17 2015-02-16 삼성전자주식회사 멀티-레벨 셀 플래시 메모리 장치 및 이의 독출 방법
US8819474B2 (en) * 2009-04-03 2014-08-26 Intel Corporation Active training of memory command timing
US8539309B2 (en) * 2009-09-17 2013-09-17 International Business Machines Corporation System and method for responding to error detection
KR101663158B1 (ko) * 2010-01-29 2016-10-06 삼성전자 주식회사 반도체 메모리 시스템
US8677027B2 (en) * 2011-06-01 2014-03-18 International Business Machines Corporation Fibre channel input/output data routing system and method
KR101989850B1 (ko) * 2012-04-03 2019-06-18 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 그것의 프로그램 방법
CN105229592B (zh) * 2013-03-15 2018-04-10 马维尔国际贸易有限公司 用于生成用以由于错误而重新访问存储驱动器的非易失性半导体存储器的描述符的装置和方法
KR102354802B1 (ko) * 2014-02-11 2022-01-24 에스케이플래닛 주식회사 단말과 서비스 제공 장치, 그를 포함하는 전자 지갑 시스템, 그 제어 방법 및 컴퓨터 프로그램이 기록된 기록매체
CN104252429B (zh) * 2014-09-03 2017-05-17 英业达科技有限公司 存储控制装置与供其调用其地址的方法
KR20170000108A (ko) 2015-06-23 2017-01-02 에스케이하이닉스 주식회사 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법
US10339333B2 (en) * 2016-07-20 2019-07-02 Montage Technology Co., Ltd. Method and apparatus for controlling application to access memory
US10261914B2 (en) * 2017-08-25 2019-04-16 Micron Technology, Inc. Methods of memory address verification and memory devices employing the same

Also Published As

Publication number Publication date
US11467910B2 (en) 2022-10-11
CN109871339B (zh) 2023-12-15
US20210026736A1 (en) 2021-01-28
US20190171526A1 (en) 2019-06-06
US10817377B2 (en) 2020-10-27
CN109871339A (zh) 2019-06-11

Similar Documents

Publication Publication Date Title
US11101017B2 (en) Memory system and test system
US10650901B2 (en) Electronic device, non-transitory computer-readable storage medium, and method of controlling electronic device
US11282584B2 (en) Multi-chip package and method of testing the same
US20230273748A1 (en) Memory system, operating method thereof and computing system
US20210096774A1 (en) Data storage device and method of operating the same
KR20190076296A (ko) 메모리 시스템 및 그것의 동작 방법
KR20190087072A (ko) 데이터 저장 장치, 그것의 동작 방법 및 비휘발성 메모리 장치
US20200150898A1 (en) Memory system and operating method thereof
KR20190035280A (ko) 데이터 저장 장치 및 그것의 동작 방법
US11467910B2 (en) Memory system re-performing access operation and operating method thereof
US20190265908A1 (en) Nonvolatile memory device, data storage device including the same and operating method thereof
US10776008B2 (en) Memory system and operating method thereof
US20190187901A1 (en) Memory system and operating method thereof
KR20190070092A (ko) 메모리 시스템 및 그것의 동작 방법
KR20200093363A (ko) 메모리 시스템
US11544004B2 (en) Nonvolatile memory device and memory system including the same
US20210223956A1 (en) Memory system and data processing system including the same
US10553292B1 (en) Memory system with memory region read counts and a memory group read count and operating method thereof
US20230214151A1 (en) Memory system and operating method thereof