JP2005531057A - 高速データを伝送する経路と低速データを伝送する経路とを備えるメモリモジュール及び、これを備えるメモリシステム - Google Patents

Abstract

本発明は、高速データを伝送する経路と低速データを伝送する経路とを備えるメモリモジュール及び、これを備えるメモリシステムに係り、前記メモリモジュールは、前記メモリモジュールに装着される複数の半導体メモリ装置と、前記メモリモジュールの所定の位置に装着され、低速のデータを受信するための第１コネクタと、前記第１コネクタと相異なる位置に装着され、伝送線または光繊維と接続でき、高速のデータを伝送するための第２コネクタと、を備える。前記低速のデータは、電源電圧及び接地電圧を含む。前記メモリモジュール及びこれを備えるメモリシステムは、データを伝送する伝送線間の干渉または伝送線間の漏話を減少させ得、また、伝送されるデータの損失または減衰を減少させ得るため、データを高速で伝送できる効果がある。

Description

本発明は、コンピュータに用いられるメモリモジュールに係り、更に詳細には、高速データを伝送するための経路と、電源を含む低速データを伝送するための経路とが分離された構造を有するメモリモジュール及び、これを備えるメモリシステムに関する。

図１は、従来のメモリモジュールを示す。図１を参照すれば、メモリモジュール１０は複数の半導体メモリ装置１１＿ｉ（ｉは、１ないし９）及び、複数の接触端子を備える第１コネクタ１３を備える。

図２は、従来のメモリモジュールを備えるシステムを示す。図２を参照すれば、メモリシステム２０は、マザーボード２１、マザーボード２１の印刷回路基板(Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ)上に装着されるチップセット２３（または、コントローラ）及び、二つのスロット２５＿１、２５＿２及び、二つのメモリモジュール１０＿１、１０＿２を備える。各メモリモジュール１０＿１、１０＿２は、各スロット２５＿１、２５＿２に挿入される。

チップセット２３から出力されるデータ及び命令信号は、マザーボード２１のＰＣＢ上のバス、第１コネクタ１３及び各メモリモジュール１０＿１、１０＿２のＰＣＢ上のバスを介して、複数の半導体メモリ装置１１＿ｉ（ｉは、１ないし９）に入力される。

また、各メモリモジュール１０＿１、１０＿２のＰＣＢ上に装着された複数の半導体メモリ装置１１＿ｉ（ｉは、１ないし９）から出力されるデータは、各メモリモジュール１０＿１、１０＿２のＰＣＢ上のバス、第１コネクタ１３及びマザーボード２１のＰＣＢ上のバスを介してチップセット２３に出力される。

ＰＣＢ上のバスを介して命令信号、電源及び超高速のデータを同時に伝送する場合、メモリシステム２０の動作速度が増加すれば、前記ＰＣＢ上のバスを介して伝送されるデータの減衰は増加し、ＰＣＢ上のバス間の漏話（ｃｒｏｓｓ ｔａｌｋ）も増加する。したがって、データの減衰及びＰＣＢ上のバス間の漏話によって、メモリシステム２０で用いられ得るメモリモジュールの数は減少する。

また、チップセット２３と各ソケット２５＿１、２５＿２との距離差は、チップセット２３と各メモリモジュール１０＿１、１０＿２との間に入出力される信号のスキューを発生させる。

本発明が達成しようとする技術的な課題は、データを高速で伝送しつつ、バス間の漏話及びスキューを減少させ得るメモリモジュール及び、これを備えるメモリシステムを提供することである。

本発明に係るメモリモジュールは、前記メモリモジュールに装着される複数の半導体メモリ装置と、前記メモリモジュールの所定の位置に装着され、低速のデータを受信するための第１コネクタと、前記第１コネクタと相異なる位置に装着され、伝送線または光繊維と接続でき、高速のデータを伝送するための第２コネクタと、を備える。前記低速のデータは、電源電圧及び接地電圧を含む。

本発明に係るメモリモジュールは、前記メモリモジュールに装着される複数の半導体メモリ装置と、前記メモリモジュール上の所定の位置に装着され、所定の電源を各半導体メモリ装置に供給するための複数の接触端子を備える第１コネクタと、前記第１コネクタと相異なる位置に装着され、データを入出力するための第２コネクタと、を備える。

前記メモリモジュールは、前記第２コネクタを介して入力されるデータを受信して並列データに変換させ、その結果を前記複数の半導体メモリ装置に出力するか、または、前記複数の半導体メモリ装置から出力される並列データを受信して直列データに変換させ、その結果を前記第２コネクタに出力するための変換回路を更に備える。

前記データは、前記第２コネクタに接続される伝送線または光繊維ケーブルを介して送受信される。前記所定の電源は、電源電圧、接地電圧、及びクロック信号であり、前記メモリモジュールは、ＳＩＭＭ（Ｓｉｎｇｌｅ ｉｎ ｌｉｎｅ ｍｏｄｕｌｅ）またはＤＩＭＭ（Ｄｕａｌ ｉｎ ｌｉｎｅ ｍｏｄｕｌｅ）である。前記第２コネクタは、前記第１コネクタの反対側、または半導体メモリ装置の間に位置する。

本発明に係るメモリモジュールは、前記メモリモジュールに装着される複数の半導体メモリ装置と、前記メモリモジュールの所定の位置に装着され、所定の電源を各半導体メモリ装置に供給するための複数の接触端子を備える第１コネクタと、前記第１コネクタと相異なる位置に装着され、対応する半導体メモリ装置に／からデータを入出力するための複数の第２コネクタと、を備える。

前記メモリモジュールは、複数の変換回路を更に備え、各変換回路は、対応する第２コネクタを介して入力されるデータを受信して並列データに変換させ、その結果を対応する半導体メモリ装置に出力するか、または、前記対応する半導体メモリ装置から出力される並列データを受信して直列データに変換させ、その結果を対応する第２コネクタに出力する。

本発明に係る複数の半導体メモリ装置を備えるメモリモジュールでデータを伝送する方法は、前記メモリモジュールの所定の位置に装着される複数の第１接触端子を介して電源を受信する段階と、前記複数の第１接触端子と相異なる位置に装着された第２コネクタを介して、前記複数の半導体メモリ装置から出力される並列データを直列データに変換させ、その結果を前記第２コネクタを介して前記メモリモジュールの外部に出力する段階と、を備える。

本発明に係るメモリシステムは、複数のメモリ装置、第１コネクタ及び、前記第１コネクタと相異なる位置に形成される第２コネクタを備えるメモリモジュールと、前記メモリモジュールを挿入でき、マザーボードのＰＣＢ上に装着されるソケットと、前記マザーボードのＰＣＢ上に装着され、第３コネクタを備えるチップセットと、前記第２コネクタと前記第３コネクタとの間に接続され、前記複数のメモリ装置から出力されるデータを前記チップセットに伝送するか、または、前記チップセットに出力されるデータを前記複数のメモリ装置に伝送するための伝送線と、を備え、電源は、前記ソケットを介して、前記第１メモリモジュールの端部に沿って配列された複数の接触端子を備える前記第１コネクタを介して、前記複数のメモリ装置に供給される。

前記伝送線は、光繊維ケーブルである。

前記メモリモジュールは、前記第２コネクタを介して入力される直列データを受信して並列データに変換させ、その結果を前記複数の半導体メモリ装置に出力するか、または、前記複数の半導体メモリ装置から出力される並列データを受信して直列データに変換させ、その結果を前記第２コネクタに出力するための変換回路を更に備える。

本発明と本発明の動作上のメリット及び、本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施例を示す添付図面及び、添付図面に記載された内容を参照せねばならない。

以下、添付図面を参照して、本発明の好ましい実施例を説明することで、本発明を詳細に説明する。各図面に示された同じ参照符号は同じ部材を示す。

図３は、本発明に係るメモリモジュールを備えるメモリシステムを示す。図３を参照すれば、メモリシステム３０は、マザーボード３１、チップセット４０、二つのスロット３５＿１、３５＿２、二つのメモリモジュール５０、６０及び、二つの伝送線３３、３４を備える。そして、各終端抵抗Ｒｔｍは、マザーボード３１のＰＣＢ上の各バス３７、３９を終端する。

図３は、説明の便宜のために、二つのスロット３５＿１、３５＿２、二つのメモリモジュール５０、６０及び二つの伝送線３３、３４を示す。しかし、本発明に係るメモリシステムは、図３に示されたメモリシステム３０に限られない。

チップセット４０は、マザーボード３１のＰＣＢ上に装着され、メモリシステム３０の全般的な動作を制御する。チップセット４０は、二つのコネクタ４１＿１、４１＿２及び二つの変換回路４３＿１、４３＿２を備える。

変換回路４３＿１は、チップセット４０から発生した並列データを受信して直列データに変換させ、その結果をコネクタ４１＿１に出力する。また、変換回路４３＿１は、伝送線３３及びコネクタ４１＿１を介して入力される直列データを受信して並列データに変換させ、その結果をチップセット４０に出力する。

そして、変換回路４３＿２は、チップセット４０から発生した並列データを受信して直列データに変換させ、その結果をコネクタ４１＿２に出力する。また、変換回路４３＿２は、伝送線３４及びコネクタ４１＿２を介して入力される直列データを受信して並列データに変換させ、その結果をチップセット４０に出力する。

メモリモジュール５０は、複数のメモリ装置５５＿ｉ（ｉは、１ないしｎ）と複数の接触端子とを備える第１コネクタ５７、第２コネクタ５１及び変換回路５３を備える。そして、メモリモジュール６０は、複数のメモリ装置６５＿ｉ（ｉは、１ないしｎ）と複数の接触端子とを備える第１コネクタ５７’、第２コネクタ５１’及び変換回路５３’を備える。

第１コネクタ５７は、メモリモジュール５０上の所定の位置に装着される複数の接触端子（または、“モジュールタップ”という）を備える。前記所定の位置は、メモリモジュール５０の端部だけでなく、メモリモジュール５０上のあらゆる位置を含む。

本発明に係る第１コネクタ５７は、チップセット４０から出力される電源電圧、接地電圧及びクロック信号を含む低速データを、複数のメモリ装置５５＿ｉ（ｉは、１ないしｎ）に出力する。高速のデータを伝送する伝送線３３が接続される第２コネクタ５１は、第１コネクタ５７と相異なる位置に装着される。ここで、低速データ及び高速データは、所定の基準によって分類される。

変換回路５３は、第２コネクタ５１を介して入力される直列データを受信して並列データに変換させ、その結果を複数の半導体メモリ装置５５＿ｉ（ｉは、１ないしｎ）に出力するか、または複数の半導体メモリ装置５５＿ｉ（ｉは、１ないしｎ）から出力される並列データを受信して直列データに変換させ、その結果を第２コネクタ５１に出力する。

したがって、変換回路５３は、第２コネクタ５１を介して入力される前記直列データを受信するための受信器（図示せず）と、前記受信器に接続され、前記直列データを受信して並列データに変換させ、その結果を複数の半導体メモリ装置５５＿ｉ（ｉは、１ないしｎ）に出力するための第１変換回路（図示せず）と、を備える。ここで、第１変換回路は、デマルチプレクサを含むいかなる種類のデータ選択回路を含む。

そして、変換回路５３は、前記複数の半導体装置５５＿ｉ（ｉは、１ないしｎ）から出力される並列データを受信して直列データに変換させ、その結果を伝送線３３に出力するための第２変換回路（図示せず）を備える。第２変換回路は、デマルチプレクサを含むいかなる種類のデータ選択回路も含む。

そして、変換回路５３は、前記第２変換回路に接続され、前記直列データを第２コネクタ５１に伝送するための送信器を備える。変換回路５３は、データを変換させるためのモデムチップを用い得る。

各メモリモジュール５０、６０は、各スロット３５＿１、３５＿２に挿入される。伝送線３３は、メモリモジュール５０のコネクタ５１とチップセットのコネクタ４１＿１との間に接続され、伝送線３４は、メモリモジュール６０のコネクタ５１’とチップセットのコネクタ４１＿２とに接続される。各伝送線３３、３４は、光繊維ケーブルを用いることが好ましい。

複数のメモリ装置５５＿ｉ（ｉは、１ないし９）のそれぞれに供給される電源（例えば、電源電圧、接地電圧）及びクロック信号は、マザーボード３１のＰＣＢ上のバス３７、スロット３５＿１、第１コネクタ５７及び、メモリモジュール５０のＰＣＢ上のバスを介して複数のメモリ装置５５＿ｉ（ｉは、１ないし９）に供給される。

また、チップセット４０から出力されるチップ選択信号、読み取りイネーブル信号及び書込みイネーブル信号などを含む低速データは、マザーボード３１のＰＣＢ上のバス、スロット３５＿１、第１コネクタ５７及び、メモリモジュール５０のＰＣＢ上のバスを介して複数のメモリ装置５５＿ｉ（ｉは、１ないし９）に供給される。

しかし、チップセット４０から出力される高速データ及びデータストローブ信号を含む高速命令信号は、変換回路４３＿１、コネクタ４１＿１及び伝送線３３を介してメモリモジュール５０に装着されたコネクタ５１に入力される。

また、チップセット４０から出力される高速データ及びデータストローブ信号を含む高速命令信号は、変換回路４３＿２、コネクタ４１＿２及び、伝送線３４を介してメモリモジュール６０に装着されたコネクタ５１’に入力される。

したがって、本発明に係るメモリシステム３０は、高速データを各伝送線３３、３４を介して各メモリモジュール５０、６０に伝送するため、各伝送線３３、３４を介するデータの減衰は改善され、ＰＣＢ上のバス３７、３９間の漏話も改善される。

各伝送線３３、３４の長さを同じくする場合、各モジュール５０、６０とチップセット４０との間のデータ伝送時間は同じくなり得るため、各モジュール５０、６０とチップセット４０との間で発生するデータスキューは減少する。

したがって、本発明に係るメモリシステム３０は、従来の高速データを伝送していたＰＣＢ上のバスを除去し、高速データを伝送するための経路として伝送線または光繊維を用いるため、データを高速で処理できる。

図４ないし図７に示された各メモリモジュール５０は、スロット３５＿１またはスロット３５＿２に挿入できる。また、図４ないし図７に示された各メモリモジュール５０は、ＳＩＭＭまたはＤＩＭＭであることが好ましい。

図４は、本発明の第１実施例に係るメモリモジュールを示す。図４を参照すれば、メモリモジュール５０は、第１コネクタ５７、複数の半導体メモリ装置５５＿ｉ（ｉは、１ないし９）、複数の変換回路５３＿ｉ（ｉは、１ないし９）及び複数の第２コネクタ５１＿ｉ（ｉは、１ないし９）を備える。

第１コネクタ５７は、メモリモジュール５０の端部に沿って配列された複数の接触端子を備え、メモリモジュール５０が図３のスロット３５＿１に挿入される場合、チップセット４０から出力される電源電圧、接地電圧、またはクロック信号は、マザーボード３１のＰＣＢ上のバス３７、３８、第１コネクタ５７及び、メモリモジュール５０のＰＣＢ上のバス（図示せず）を介して、複数のメモリ装置５５＿ｉ（ｉは、１ないし９）に入力される。

各第２コネクタ５１＿ｉ（ｉは、１ないし９）は、第１コネクタ５７の反対側に装着されることが好ましい。しかし、第２コネクタ５１＿ｉ（ｉは、１ないし９）は、メモリモジュール５０上のいずれの位置に装着されてもよい。

各変換回路５３＿ｉ（ｉは、１ないし９）は、対応する各第２コネクタ５１＿ｉ（ｉは、１ないし９）と、対応する各半導体メモリ装置５５＿ｉ（ｉは、１ないし９）との間に接続される。各変換回路５３＿ｉ（ｉは、１ないし９）は、各第２コネクタ５１＿ｉ（ｉは、１ないし９）を介して入力されるｎ（ｎは、自然数）ビットの直列データを受信してｍ（ｍは、自然数、ｍ＞ｎ）ビットの並列データに変換させ、その結果を各メモリ装置５５＿ｉ（ｉは、１ないし９）に出力する。

また、各変換回路５３＿ｉ（ｉは、１ないし９）は、各半導体メモリ装置５５＿ｉ（ｉは、１ないし９）から出力されるｍビットの並列データを受信してｎビットの直列データに変換させ、その結果を各第２コネクタ５１＿ｉ（ｉは、１ないし９）に出力する。伝送線３３は、複数の光繊維ケーブルであり、ｎビットの直列データを図３のコネクタ４１＿１に出力する。そして、図４のメモリモジュール５０は、並列バス構造に適している。

図５は、本発明の第２実施例に係るメモリモジュールを示す。図５のメモリモジュール５０は、第１コネクタ５７、複数の半導体メモリ装置５５＿ｉ（ｉは、１ないし９）、変換回路５３及び第２コネクタ５１を備える。第２コネクタ５１は、第１コネクタ５７と相異なる位置に装着され、データを入出力する。

図５の第１コネクタ５７の構造及び機能は、図４の第１コネクタ５７の構造及び機能と同じである。

変換回路５３は、第２コネクタ５１を介して入力されるｎ（ｎは、自然数）ビットの直列データを受信してｍ（ｍは、自然数、ｍ＞ｎ）ビットの並列データに変換させ、その結果を各メモリ装置５５＿ｉ（ｉは、１ないし９）に出力する。

また、変換回路５３は、各メモリ装置５５＿ｉ（ｉは、１ないし９）から出力されるｍビットの並列データを受信してｎビットの直列データに変換させ、その結果を第２コネクタ５１に出力する。伝送線３３は、光繊維ケーブルであり、ｎビットの直列データを図３のコネクタ４１＿１に出力する。そして、図４のメモリモジュール５０は、並列バス構造に適している。

図６は、本発明の第３実施例に係るメモリモジュールを示す。図６のメモモジュール５０は、第１コネクタ５７、複数の半導体メモリ装置５５＿ｉ（ｉは、１ないし８）、変換回路５３及び第２コネクタ５１を備える。変換回路５３及び第２コネクタ５１は、半導体メモリ装置５５＿８の外部に装着される。

図６の第１コネクタ５７の構造及び機能は、図４の第１コネクタ５７の構造及び機能と同じである。図６のメモリ装置５０は、直列バス構造に適しており、各半導体メモリ装置５５＿ｉ（ｉは、１ないし８）は、変換回路５３及び第２コネクタ５１を介して伝送線３３に高速データを伝送でき、伝送線３３を介して高速データを受信できる。

図７は、本発明の第４実施例に係るメモリモジュールを示す。図７のメモモジュール５０は、第１コネクタ５７、複数の半導体メモリ装置５５＿ｉ（ｉは、１ないし８）、変換回路５３及び第２コネクタ５１を備える。複数の半導体メモリ装置５５＿ｉ（ｉは、１ないし８）は、変換回路５３及び第２コネクタ５１を中心に対称的に装着される。図７のメモリモジュール５０は、直列バス構造に適している。

本発明は、図面に示された一実施例を参考して説明したが、これは例示されたものに過ぎず、当業者ならばこれから多様な変形及び均等な他の実施例が可能であるという点が理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらねばならない。

前述したように、本発明に係るメモリモジュールは、マザーボードに連結されねばならないピン数を減少させ得るため、メモリモジュールのサイズに対する自由度が増加する。したがって、多様な形態のメモリモジュールの設計が可能である。

高速データを伝送するための経路と、電源を含む低速データを伝送するための経路とを備える本発明に係るメモリモジュール及び、これを備えるメモリシステムは、データを伝送する伝送線間の干渉、または伝送線間の漏話を減少させ得、また、伝送されるデータの損失または減衰を減少させ得るため、データを高速で伝送できる効果がある。

そして、チップセットと各メモリモジュールとを接続する伝送線、または光繊維の長さを同じくする場合、チップセットと各メモリモジュールとの間に発生するデータのスキューを減少させ得る効果がある。

従来のメモリモジュールを示す図面である。 従来のメモリモジュールを備えるメモリシステムを示す図面である。 本発明に係るメモリモジュールを備えるメモリシステムを示す図面である。 本発明の第１実施例に係るメモリモジュールを示す図面である。 本発明の第２実施例に係るメモリモジュールを示す図面である。 本発明の第３実施例に係るメモリモジュールを示す図面である。 本発明の第４実施例に係るメモリモジュールを示す図面である。

符号の説明

３０ メモリシステム
３１ マザーボード
３３、３４ 伝送線
３５＿１、３５＿２ スロット
３７、３９ バス
４０ チップセット
４１＿１、４１＿２ コネクタ
４３＿１、４３＿２ 変換回路
５０、６０ メモリモジュール
５５＿ｉ、６５＿ｉ（ｉは、１ないしｎ） メモリ装置
５７、５７’ 第１コネクタ
５１、５１’ 第２コネクタ
５３、５３’ 変換回路
Ｒｔｍ 終端抵抗

Claims (23)

1. メモリモジュールにおいて、
   前記メモリモジュールに装着される複数の半導体メモリ装置と、
   前記メモリモジュールの所定の位置に装着され、低速のデータを受信するための第１コネクタと、
   前記第１コネクタと相異なる位置に装着され、伝送線または光繊維と接続され得、高速のデータを伝送するための第２コネクタと、を備えることを特徴とするメモリモジュール。
2. 前記低速のデータは、電源電圧及び接地電圧を含むことを特徴とする請求項１に記載のメモリモジュール。
3. 前記所定の位置は、前記メモリモジュールの端部であることを特徴とする請求項１に記載のメモリモジュール。
4. メモリモジュールにおいて、
   前記メモリモジュールに装着される複数の半導体メモリ装置と、
   前記メモリモジュール上の所定の位置に装着され、所定の電源を各半導体メモリ装置に供給するための複数の接触端子を備える第１コネクタと、
   前記第１コネクタと相異なる位置に装着され、データを入出力するための第２コネクタと、を備えることを特徴とするメモリモジュール。
5. 前記メモリモジュールは、
   前記第２コネクタを介して入力されるデータを受信して並列データに変換させ、その結果を前記複数の半導体メモリ装置に出力するか、または、
   前記複数の半導体メモリ装置から出力される並列データを受信して直列データに変換させ、その結果を前記第２コネクタに出力するための変換回路を更に備えることを特徴とする請求項４に記載のメモリモジュール。
6. 前記データは、前記第２コネクタに接続される伝送線または光繊維ケーブルを介して送受信されることを特徴とする請求項４に記載のメモリモジュール。
7. 前記所定の電源は、電源電圧、接地電圧、及びクロック信号を備えることを特徴とする請求項４に記載のメモリモジュール。
8. 前記メモリモジュールは、ＳＩＭＭまたはＤＩＭＭであることを特徴とする請求項４に記載のメモリモジュール。
9. 前記第２コネクタは、前記第１コネクタの反対側に装着されることを特徴とする請求項４に記載のメモリモジュール。
10. 前記第２コネクタは、半導体メモリ装置の間に位置することを特徴とする請求項４に記載のメモリモジュール。
11. 前記所定の位置は、前記メモリモジュールの端部であることを特徴とする請求項４に記載のメモリモジュール。
12. メモリモジュールにおいて、
    前記メモリモジュールに装着される複数の半導体メモリ装置と、
    前記メモリモジュールの所定の位置に装着され、所定の電源を各半導体メモリ装置に供給するための複数の接触端子を備える第１コネクタと、
    前記第１コネクタと相異なる位置に装着され、対応する半導体メモリ装置に／からデータを入出力するための複数の第２コネクタと、を備えることを特徴とするメモリモジュール。
13. 前記メモリモジュールは、
    複数の変換回路を更に備え、
    各変換回路は、
    対応する第２コネクタを介して入力されるデータを受信して並列データに変換させ、その結果を対応する半導体メモリ装置に出力するか、または、
    前記対応する半導体メモリ装置から出力される並列データを受信して直列データに変換させ、その結果を対応する第２コネクタに出力することを特徴とする請求項１２に記載のメモリモジュール。
14. 前記所定の位置は、前記メモリモジュールの端部であることを特徴とする請求項１２に記載のメモリモジュール。
15. 複数の半導体メモリ装置を備えるメモリモジュールでデータを伝送する方法において、
    前記メモリモジュールの所定の位置に装着される複数の第１接触端子を介して電源を受信する段階と、
    前記複数の第１接触端子と相異なる位置に装着された第２コネクタを介して、前記複数の半導体メモリ装置から出力される並列データを直列データに変換させ、その結果を前記第２コネクタを介して前記メモリモジュールの外部に出力する段階と、を備えることを特徴とするメモリモジュールのデータ伝送方法。
16. メモリモジュールにおいて、
    ＰＣＢ上に装着される複数の半導体メモリ装置と、
    前記ＰＣＢ上の所定の位置に装着され、入力される電源を前記複数の半導体メモリ装置に供給するための複数の接触端子を備える第１コネクタと、
    前記第１コネクタと相異なる位置に装着され、伝送線または光繊維ケーブルと接続されてデータを送受信するための第２コネクタと、
    前記第２コネクタを介して直列データを受信して並列データに変換させ、その結果を前記複数の半導体メモリ装置に出力するか、または前記複数の半導体メモリ装置から出力される並列データを受信して直列データ形態に変換させ、その結果を前記第２コネクタに出力するための変換回路と、を備えることを特徴とするメモリモジュール。
17. 前記変換回路は、
    前記第２コネクタを介して入力される直列データを受信するための受信器と、
    前記受信器に接続され、前記直列データを受信して並列データに変換させ、その結果を出力するための第１変換回路と、
    前記複数の半導体装置から出力される並列データを受信して直列データに変換させ、その結果を出力するための第２変換回路と、
    前記第２変換回路に接続され、前記直列データを前記第２コネクタに伝送するための送信器と、を備えることを特徴とする請求項１６に記載のメモリモジュール。
18. 前記所定の位置は、前記メモリモジュールの端部であることを特徴とする請求項１６に記載のメモリモジュール。
19. メモリシステムにおいて、
    複数のメモリ装置、第１コネクタ及び、前記第１コネクタと相異なる位置に形成される第２コネクタを備えるメモリモジュールと、
    前記メモリモジュールを挿入でき、マザーボードのＰＣＢ上に装着されるソケットと、
    前記マザーボードのＰＣＢ上に装着され、第３コネクタを備えるチップセットと、
    前記第２コネクタと前記第３コネクタとの間に接続され、前記複数のメモリ装置から出力されるデータを前記チップセットに伝送するか、または前記チップセットに出力されるデータを前記複数のメモリ装置に伝送するための伝送線と、を備え、
    電源は、前記ソケットを介して、前記第１メモリモジュール上の所定の位置に装着された複数の接触端子を備える前記第１コネクタを介して、前記複数のメモリ装置に供給されることを特徴とするメモリシステム。
20. 前記伝送線は、光繊維ケーブルであることを特徴とする請求項１９に記載のメモリシステム。
21. 前記メモリモジュールは、
    前記第２コネクタを介して入力される直列データを受信して並列データに変換させ、その結果を前記複数の半導体メモリ装置に出力するか、または前記複数の半導体メモリ装置から出力される並列データを受信して直列データに変換させ、その結果を前記第２コネクタに出力するための変換回路を更に備えることを特徴とする請求項１９に記載のメモリシステム。
22. 前記メモリモジュールは、変換回路を更に備え、
    前記変換回路は、
    前記第２コネクタを介して入力される直列データを受信するための受信器と、
    前記受信器に接続され、前記直列データを受信して並列データに変換させ、その結果を出力するための第１変換回路と、
    前記複数の半導体装置から出力される並列データを受信して直列データに変換させ、その結果を出力するための第２変換回路と、
    前記第２変換回路に接続され、前記直列データを前記第２コネクタに伝送するための送信器と、を備えることを特徴とする請求項１９に記載のメモリシステム。
23. 前記電源は、電源信号、接地信号及びクロック信号を含むことを特徴とする請求項１９に記載のメモリシステム。
    

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