JPH1139251A

JPH1139251A - 演算装置

Info

Publication number: JPH1139251A
Application number: JP9190060A
Authority: JP
Inventors: Kenichi Kobayashi; 健一小林; Keiji Fujimagari; 啓志藤曲
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1997-07-15
Filing date: 1997-07-15
Publication date: 1999-02-12

Abstract

(57)【要約】【課題】演算モジュールとメモリモジュールとの間にお
ける接続の簡素化が図られ、かつデータ伝送の高速化お
よび低消費電力化が図られた演算装置を提供する。【解決手段】光バスモジュール２０を挟んで、演算モジ
ュール３０とメモリモジュール４０を配置し、演算モジ
ュール３０のＣＰＵ３１から出力されたパラレルの、ア
ドレス信号を含む制御信号、およびパラレルのデータ信
号を、スイッチ回路３５により選択的に切り換え、その
スイッチ回路３５で選択されたパラレルの信号をマルチ
プレクサ３３によりシリアル信号に変換して光バスモジ
ュール２０を経由してメモリモジュール４０に伝送す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサを有す
る演算モジュール、その演算モジュールによりアクセス
されるメモリを有するメモリモジュール、およびそれら
演算モジュールとメモリモジュールとの間に配置され光
信号の伝送を担う光バスモジュールを備えた演算装置に
関する。

【０００２】

【従来の技術】従来より、アドレス信号線，データ信号
線，制御信号線からなるバス配線を経由して、プロセッ
サを有する演算モジュールとメモリとの間のデータの伝
送が行なわれている。図８は、従来の、最も一般的に用
いられているバス配線の構成を示す図である。

【０００３】図８に示す演算モジュール（以下、ＣＰＵ
モジュールと記述する）８１と伝送制御回路８２がバス
配線８３で接続され、また伝送制御回路８２と複数のメ
モリ８４それぞれがバス配線８５で接続されている。伝
送制御回路８２は、ＣＰＵモジュール８１から出力され
たアドレス信号，データ信号，制御信号をバス配線８３
を経由して入力し、入力されたアドレス信号に基づい
て、複数のメモリ８４のうちのいずれかのメモリ８４を
指定するための信号を生成し、生成された信号をバス配
線８５を経由して伝送することによりそのメモリ８４を
指定し、さらにバス配線８５を経由して、そのメモリ８
４にデータを格納したりあるいはそのメモリ８４に格納
されているデータを読み出してＣＰＵモジュール８１に
伝送したりする。このようなバス配線が採用されたパー
ソナルコンピュータでは、一般に、ＣＰＵモジュールと
伝送制御回路を接続するバス配線、および伝送制御回路
とメインメモリ（ＤＲＡＭ）を接続するバス配線は、そ
れぞれ１００本程度あり、ワークステーションでは１０
００本を超える例もある。

【０００４】図９は、特表平５−５０７３７４号公報に
提案されたバス配線の構成を示す図である。ＣＰＵモジ
ュール９１とメモリ９２との間に配置された伝送制御回
路９３により、ＣＰＵモジュール９１とメモリ９２間の
信号が時分割多重（パラレル／シリアル変換）され、こ
れにより伝送制御回路９３とメモリ９２を接続するバス
配線９４の本数の低減化が図られている。またバス配線
９４全ては直線的に配置され、これらバス配線９４全て
の端部に終端抵抗９５が接続されており、これによりバ
ス配線９４のインピーダンスマッチングが図られてい
る。さらに、バス配線９４の配線長が短くかつ等しくさ
れるとともに、互いに異なる方向にクロック信号を伝送
するための２本のクロック配線９６が設けられており、
バス配線９４のデータ信号を、そのバス配線９４のデー
タ信号と同じ伝送方向のクロック信号に同期して伝送す
ることにより、バス配線９４一本当りの伝送周波数が６
００ＭＨｚまで高められている。このバス配線の構成で
は、バス配線９４の本数が少ないため、コンパクトな配
線板を得ることができる。

【０００５】

【発明が解決しようとする課題】しかし、図８に示す、
従来最も一般的に用いられているバス配線の構成では、
バス配線の本数に比例して、伝送のための消費電力が増
加するとともに配線板の面積も増加するため、コストア
ップするという問題がある。またバス配線の本数が多い
と、各配線長を等しくすることは困難であり、従って配
線容量に差が発生し伝送スキューが生じて伝送エラーが
発生するという問題がある。またバス配線に多数のメモ
リが接続されると、バス配線の付加容量が増加し、その
バス配線のＣＲ時定数による制限を受け伝送周波数を高
くすることが困難であり、また波形の立上り時間が遅れ
て小さくつぶれた状態になり、伝送エラーが生じ易いと
いう問題が発生する。このバス配線の構成では、今後、
ＣＰＵモジュールとメモリとの間のデータ伝送の益々の
高速化に対応するために、バス配線の本数を増加させて
信号のビット幅の増大化（バンド幅の増大化）を行なう
ことが考えられる。しかし、バス配線の本数を増加させ
ると、前述したように、伝送のための消費電力の増加や
配線板の面積の増加、および伝送エラーが生じるという
問題が発生する。

【０００６】一方、特表平５−５０７３７４号公報に提
案された、バス配線の本数の低減化、およびインピーダ
ンスのマッチングが図られたバス配線の構成では、多数
のメモリを接続したりあるいは配線長を長くしたりする
と付加容量が増加し、このため伝送周波数を高くするこ
とが困難であるという問題が発生する。また直線的に配
置されたバス配線のパターン幅やスペースは、インピー
ダンスをマッチングするために所定の寸法に定められて
おり、配線板におけるパターン設計の自由度が小さいと
いう欠点も有する。従ってこの構成は、大容量メモリを
必要とする画像処理装置やワークステーションなどには
適しておらず、小容量のメモリを接続する場合に限られ
ると考えられる。

【０００７】そこで、プロセッサ（ＣＰＵ）を有する演
算モジュールと、その演算モジュールによりアクセスさ
れるメモリを有するメモリモジュールとの間に、光信号
の伝送を担う光バスモジュールを配置し、これら演算モ
ジュールとメモリモジュールとの間でパラレルのデータ
伝送を行なうことが考えられる。しかし、演算モジュー
ルと光バスモジュールの接続、およびメモリモジュール
と光バスモジュールの接続が複雑化するという問題が発
生する。

【０００８】本発明は、上記事情に鑑み、演算モジュー
ルとメモリモジュールとの間における接続の簡素化が図
られ、かつデータ伝送の高速化および低消費電力化が図
られた演算装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成する本発
明の演算装置は、（１）パラレルのアドレス信号を出力するとともに、パ
ラレルのデータ信号を入出力するプロセッサを備えた演
算モジュール（２）上記プロセッサから出力されたアドレス信号およ
び上記プロセッサから出力されたデータ信号を受け取っ
て、そのアドレス信号により指定されるアドレスにその
データ信号があらわすデータを書き込む書込み動作と、
上記プロセッサから出力されたアドレス信号を受け取っ
てそのアドレス信号により指定されるアドレスに格納さ
れた複数ビットからなるデータをパラレルに読み出す読
出し動作とを行なうメモリを備えたメモリモジュール（３）上記演算モジュールと上記上記メモリモジュール
との間に配置され光信号の伝送を担う光バスモジュール
を備え、上記（１）の演算モジュールが、（１＿１）プロセッサから出力されたパラレルのアドレ
ス信号とプロセッサから出力されたパラレルのデータ信
号とを選択的に切換えるスイッチ回路（１＿２）スイッチ回路により選択されたパラレル信号
をシリアル信号に変換するマルチプレクサ（１＿３）バスモジュールから入力されたシリアル信号
をパラレル信号に変換してプロセッサに伝えるデマルチ
プレクサを備え、上記（２）のメモリモジュールが、（２＿１）光バスモジュールから入力されたシリアル信
号をパラレル信号に変換してメモリに伝えるデマルチプ
レクサ（２＿２）メモリから読み出されたパラレルのデータ信
号をシリアル信号に変換して光バスモジュールに伝える
マルチプレクサを備え、上記（３）の光バスモジュール
が、（３＿１）入力された電気信号を光信号に変換する発光
素子を有する送信部（３＿２）送信部から出力された光信号を拡散して伝播
する光伝送部（３＿３）光伝送部を伝播してきた光信号を受光して電
気信号に変換して出力する受光素子を有する受信部を備
えたことを特徴とする。

【００１０】本発明の演算装置では、演算モジュールの
プロセッサから出力されたパラレルのアドレス信号とパ
ラレルのデータ信号とがスイッチ回路により選択的に切
り換えられ、そのスイッチ回路で選択されたパラレルの
信号がマルチプレクサによりシリアル信号に変換されて
光バスモジュールに伝送されるため、パラレルのアドレ
ス信号とパラレルのデータ信号それぞれを伝送する場合
と比較し、光バスモジュールを挟んだ演算モジュールと
メモリモジュールとの接続が簡素化される。また、演算
モジュールのマルチプレクサや、そのマルチプレクサ側
に備えられ、配線のばらつきに起因するスキューを補正
したり、次の処理に対してクロック信号で同期をとるた
めのラッチ回路の規模、およびメモリモジュールのデマ
ルチプレクサの回路規模が小さくて済む。またラッチ回
路の規模の減少に伴い伝送時間が短縮される。さらに、
演算モジュールとメモリモジュールとのデータ伝送は、
光バスモジュールを経由して光信号で伝送されるため、
従来の電気信号を伝送するバス配線の構成と比較し、伝
送のための消費電力の低減化およびデータ伝送の高速化
が図られる。

【００１１】

【発明の実施の形態】以下、本発明の演算装置の実施形
態について図面を参照しながら説明する。図１は、本発
明の第１実施形態の演算装置の基本構成図である。図１
に示す支持基板１０には、光バスモジュール２０を挟ん
で、演算モジュール３０とメモリモジュール４０が配置
されている。尚、メモリモジュール４０は、支持基板１
０に複数配置されているが、図１では例示的に１つ示
す。

【００１２】光バスモジュール２０には、入力された電
気信号を光信号に変換する発光素子２１ａ，２２ａと、
それら発光素子２１ａ，２２ａから出力された光信号を
拡散して伝播する光バス２３と、その光バス２３を伝播
してきた光信号を受光して電気信号に変換して出力する
受光素子２１ｂ，２２ｂとが備えられている。尚、本実
施形態では、発光素子２１ａと受光素子２１ｂとのペア
が光素子２１として演算モジュール３０に組み込まれて
おり、また発光素子２２ａと受光素子２２ｂとのペアが
光素子２２としてメモリモジュール４０に組み込まれて
いる。

【００１３】演算モジュール３０には、ＣＰＵ３１と多
重化伝送回路部３２が備えられている。ＣＰＵ３１は、
パラレルのアドレス信号を含む制御信号を出力するとと
もにパラレルのデータ信号を入出力する。多重化伝送回
路部３２には、ＣＰＵ３１から出力されたパラレルの制
御信号とパラレルのデータ信号を選択的に切り換えるス
イッチ回路３５と、そのスイッチ回路３５により選択さ
れたパラレル信号をシリアル信号に変換するマルチプレ
クサ３３と、光バスモジュール２０から入力されたシリ
アル信号をパラレル信号に変換してＣＰＵ３１に伝える
デマルチプレクサ３４とが備えられている。

【００１４】メモリモジュール４０には、複数のメモリ
４１と、多重化伝送回路部４２と、アドレスデコード回
路４５とが備えられている。複数のメモリ４１それぞれ
は、ＣＰＵ３１から出力された制御信号およびデータ信
号を受け取って、制御信号に含まれるアドレス信号によ
り指定されるアドレスにデータ信号があらわすデータを
書き込む書込み動作と、ＣＰＵ３１から出力された制御
信号に含まれるアドレス信号を受け取ってそのアドレス
信号により指定されるアドレスに格納された複数ビット
からなるデータをパラレルに読み出す読出し動作とを行
なう。

【００１５】多重化伝送回路部４２には、光バスモジュ
ール２０から入力されたシリアル信号をパラレル信号に
変換してアドレスデコード回路４５に伝えるデマルチプ
レクサ４４と、メモリ４１から読み出されたパラレルの
データ信号をシリアル信号に変換して光バスモジュール
２０に伝えるマルチプレクサ４３とが備えられている。
アドレスデコード回路４５は、デマルチプレクサ４４か
ら出力されたパラレル信号のうちのアドレス信号をデコ
ードしてメモリ４１に伝達する。

【００１６】図２は、図１に示す演算装置の斜視図であ
る。図２に示す支持基板１０上に、光伝送層２４とクラ
ッド層２５が交互に積層されたシート状光バス２３が固
定されている。また、その支持基板１０上には、モジュ
ール用コネクタ５０，…，５０が固定され、各モジュー
ル用コネクタ５０，…，５０には、演算モジュール３０
および各メモリモジュール４０，…，４０が着脱自在に
装着される。

【００１７】支持基板１０上には、電源ラインや電気信
号伝送用の電気的配線１１が設けられており、それらの
電気的配線１１は、モジュール用コネクタ５０，…，５
０を経由して、モジュール用コネクタ５０，…，５０に
装着された演算モジュール３０上のＣＰＵ３１および各
メモリモジュール４０，…，４０上のメモリ４１に電気
的に接続されている。

【００１８】演算モジュール３０および各メモリモジュ
ール４０，…，４０をモジュール用コネクタ５０に装着
すると、演算モジュール３０の、光バス２３の信号光入
出力部２６の各光伝送層２４と対向した位置に配置され
た光素子２１（図１参照）中の発光素子２１ａから出射
された信号光は、光バス２３の光伝送層２４に入射し、
その光伝送層２４内を伝播し、光バス２３の信号光入出
力部２７に伝送され、メモリモジュール４０の、その信
号光入出力部２７に光学的に結合される位置に配置され
た光素子２２中の受光素子２２ｂで受光される。

【００１９】図３は、図２に示す演算装置の一部分を拡
大して示す図である。ただし、この図３ではシート状光
バス２３の層数は一般化して、さらに遮光層を加え描か
れている。この光バス２３は、支持基板１０上に固定さ
れており、光伝送層２４と、その光伝送層２４を上下か
ら挟むように形成されたクラッド層２５と、クラッド層
２５に挟まれた遮光層２８が図示のように多数層にわた
って積層された構造を有する。

【００２０】光伝送層２４は、信号光の伝送を担う層で
あり、本実施形態では、光透過率の高い、一層当り厚さ
０．５ｍｍのポリメチルメタクリレート（ＰＭＭＡ）が
用いられている。クラッド層２５は、光伝送層２４内の
光が層の厚さ方向に洩れるのを抑える作用をなす層であ
り、光伝送層２４の屈折率よりも低い屈折率を有する材
料が選定されている。本実施形態では、光伝送層２４に
ポリメチルメタクリレート（ＰＭＭＡ）を採用したた
め、クラッド層２５には、含フッ素ポリマが好適に採用
される。また、本実施形態では、信号光がクラッド層２
５を越えて隣接する光伝送層２４に入射するのを防止す
るため、クラッド層２５に挟まれるように、光を吸収す
る遮光層２８が備えられている。遮光層２８を挟む２枚
のクラッド層２５の厚さは、光伝送層２４の厚さと同じ
く０．５ｍｍである。これらのシート材料を用意して積
み重ねた後圧着することによって、図示の積層構造の光
バス２３が構成される。

【００２１】一方、演算モジュール３０の横端部には、
図３に示すように、光バス２３の厚さ方向の、光伝送層
２４どうしのピッチと同一のピッチに配列された複数の
光素子２１が配列され、また演算モジュール３０の下端
部には電気信号入出力端子３６が配置されている。尚、
図示省略するが、各メモリモジュール４０，…，４０に
ついても、図３に示す演算モジュール３０と同様にし
て、横端部に複数の光素子が配列され、下端部に電気信
号入出力端子が配置されている。

【００２２】本実施形態で用いられている発光素子２１
ａ，２２ａは、波長６５０ｍｍの赤色可視光を発光する
レーザダイオードであり、受光素子２１ｂ，２２ｂは、
発光素子２１ａ，２２ａから発光される波長６５０ｍｍ
の赤色可視光に対し感光をもつフォトダイオードであ
り、光バス２３の、光伝送層２４の側面の信号光入出力
部に当接した状態に配置されている。

【００２３】光バスモジュール２０の、演算モジュール
３０側に組み込まれた発光素子２１ａからは、信号を担
持したパルス状の光が発せられ、光バス２３の光伝送層
２４に入射される。入射された光は、光伝送層２４を構
成するポリメチルメタクリレート（ＰＭＭＡ）中を拡散
伝搬し、各メモリモジュール４０，…，４０側に組み込
まれ光伝送層２４端面側に配置された受光素子２２ｂで
検出される。このようにして演算モジュール３０から発
せられた信号が各メモリモジュール４０，…，４０に伝
達される。

【００２４】図４は、図１に示す演算装置の回路構成を
示すブロック図である。多重化伝送回路部３２，４２を
構成するマルチプレクサ３３，４３側には、配線のばら
つきに起因するスキューを補正したり、次の処理に対し
てクロック信号ＣＬＫで同期をとるためのラッチ回路３
２ａ，４２ａが設けられている。またＣＰＵ３１，メモ
リチップ４１にも同様にしてラッチ回路３１ａ，４１ａ
が設けられている。尚、本実施形態では、ＣＰＵ３１か
ら出力されるアドレス信号を含む制御信号は３０ビッ
ト、データ信号は６４ビットである。

【００２５】演算モジュール３０からメモリモジュール
４０にデータを書き込む場合は、演算モジュール３０に
備えられたＣＰＵ３１からパラレルの制御信号とパラレ
ルのデータ信号が出力される。出力された制御信号とデ
ータ信号は、スイッチ回路３５により選択的に切り換え
られ、そのスイッチ回路３５で選択されたパラレルの信
号がラッチ回路３２ａを経由してマルチプレクサ３３に
入力され、そのマルチプレクサ３３でパラレル／シリア
ル変換されて時系列信号にされ、さらに演算モジュール
３０の横端部に配列された発光素子２１ａ（図１参照）
により光制御信号，光データ信号に変換されて、光バス
２３の光伝送層２４内に時系列に入射される。入射され
た光制御信号のうちの、時系列的に最初の光アドレス制
御信号で、複数のメモリモジュール４０のうち所望のメ
モリモジュール４０が指定される。指定されたメモリモ
ジュール４０では、そのメモリモジュール４０の横端部
に配列された受光素子２２ｂ（図１参照）により、入射
された光制御信号，光データ信号が電気的な制御信号，
データ信号に変換され、さらにデマルチプレクサ４４で
シリアル／パラレル変換され、これにより多重化（パラ
レル／シリアル変換）された制御信号とデータ信号が復
元されてアドレスデコード回路４５に入力される。アド
レスデコード回路４５では、パラレルの制御信号をデコ
ードして、アドレスを表わすＲＡＳ信号およびＣＡＳ信
号を生成し、メモリ４１のラッチ回路４１ａに向けて出
力する。アドレスデコード回路４５では引き続き入力さ
れたパラレルのデータ信号をメモリ４１のラッチ回路４
１ａに向けて出力する。このようにして演算モジュール
３０からメモリモジュール４０に複数ビットのデータが
書き込まれる。

【００２６】一方、メモリモジュール４０から演算モジ
ュール３０にデータを読み出す場合は、ＣＰＵ３１から
制御信号が出力され、前述した、演算モジュール３０か
らメモリモジュール４０にデータを書き込む場合と同様
にして、メモリモジュール４０のうちの所望のメモリ４
１のアドレスが指定され、そのメモリ４１からパラレル
のデータ信号が出力される。出力されたデータ信号はラ
ッチ回路４２ａを経由してマルチプレクサ４３に入力さ
れ、このマルチプレクサ４３でパラレル／シリアル変換
され、さらにメモリモジュール４０の横端部に配列され
た発光素子２２ａを経由して光バス２３の光伝送層２４
内に光データ信号として入射される。入射された光デー
タ信号は、演算モジュール３０の横端部に配列された受
光素子２１ｂを経由して電気的なデータ信号に変換さ
れ、多重化伝送回路部３２のデマルチプレクサ３４によ
りシリアル／パラレル変換され、スイッチ回路３６を経
由してＣＰＵ３１のラッチ回路３１ａに取り込まれる。
このようにしてメモリモジュール４０から演算モジュー
ル３０に複数ビットのデータが読み出される。

【００２７】上述したように、各メモリモジュール４
０，…，４０側では、演算モジュール３０からの制御信
号により制御され、必要に応じて光バス２３の光伝送層
２４を介して光信号が送受信される。このような光信号
の送受信が、積層された各光伝送層２４で並列的に行わ
れる。ここで、光信号の、各光伝送層２４を介しての送
受信のタイミングを、積層された複数の光伝送路層２４
のある一層に与えられている光クロック信号に同期させ
ることにより、各光伝送層２４を経由して送受信される
光信号が並列信号として統一的に規定される。また本実
施形態では、演算モジュール３０に備えられたＣＰＵ３
１から出力されたパラレルの制御信号とパラレルのデー
タ信号をスイッチ回路３５で選択的に切り換え、そのス
イッチ回路３５で選択されたパラレルの信号をマルチプ
レクサ３３によりシリアル信号に変換するものであるた
め、パラレルの制御信号とパラレルのデータ信号をそれ
ぞれマルチプレクサによりシリアル信号に変換して光バ
スモジュール２０内を伝送する場合と比べて、演算モジ
ュール３０のマルチプレクサやラッチ回路の規模、およ
びメモリモジュール４０のデマルチプレクサの回路規模
が小さくて済む。またラッチ回路の規模の減少に伴い伝
送時間が短縮される。さらに、本実施形態では、１６ビ
ットのデータバス幅とし、積層された光伝送層の各一層
が各１ビットに対応した構成となっている。従って、ア
ドレスの提示とデータの送受信は１６層の光伝送層を経
由して行なわれる。尚、バス幅をさらに広げた構成、例
えば６４ビットのデータバス幅とする場合には、光伝送
層を６４層とすればよい。ただし、積層された光伝送層
のうちの１層につき２ビット以上を対応させた構成や、
積層された光伝送層のうちの２層以上が１ビットに対応
した構成とすることも可能である。

【００２８】図５は、図１に示す演算装置と、従来の、
図８に示すバス配線による構成との特性を比較して示す
図である。比較した項目は、実装されたメモリ数に対し
て、スキュー、伝送遅延時間、伝送波形のなまりによる
立上り遅延時間、消費電力、およびバス幅であり、演算
モジュールとメモリモジュール（図８ではＣＰＵモジュ
ールと複数のメモリ）の伝送バンド幅を２ＧＢｙｔｅ／
ｓｅｃとした。図５からも明らかなように、本実施形態
の演算装置では、従来のバス配線の構成に比べて、消費
電力、バス幅が非常に小さく、従って低消費電力でかつ
コンパクトな接続が実現できた。また、メモリ数が４
個，８個のように少ない場合、従来のバス配線における
スキュー，伝送遅延時間，伝送波形のなまりによる立上
り遅延時間は、本実施形態の演算装置におけるスキュ
ー，伝送遅延時間，伝送波形のなまりによる立上り遅延
時間と比較し、小さいかもしくは同等であるが、メモリ
数が４０個，１６０個と増大するにつれて、本実施形態
の方が、いずれの項目においても圧倒的に小さく、従っ
てメモリ数が増大しても高速伝送を行なうことができ
る。

【００２９】本実施形態では、光伝送層としてポリメチ
ルメタクリレート（ＰＭＭＡ）を用いたが、その代わり
に、ポリスチレン（ＰＳ）、ポリカーボネイト（ＰＣ）
などの、同様な光学特性を有するプラスチック材料を用
いることも可能である。光伝送層として、ポリスチレン
（ＰＳ）、ポリカーボネイト（ＰＣ）を用いた場合で
も、クラッド層には含フッ素ポリマを用いることも可能
である。

【００３０】また、本実施形態では、光伝送層と、遮光
層を含むクラッド層のシート厚をいずれも０．５ｍｍと
したが、それらの光学特性を損なわない範囲であれば、
これより厚くても薄くても何ら問題はない。各層を薄く
形成することにより、小さなスペースでバス幅の極めて
広い光データバスが構成され、従ってデータの伝送レー
トを飛躍的に向上させることができる。

【００３１】さらに、本実施形態では、光伝送層、クラ
ッド層として、プラスチック材料を用いたが、その代わ
りに石英系ガラス材料を用いることも可能である。石英
系ガラス材料を用いる場合には、屈折率調整材料として
Ｐ₂ Ｏ₅ ，Ａｌ₂ Ｏ₃ ，Ｂ₂Ｏ₃ 等を用いて特定の屈折
率制御を施したシートを作製し、屈折率差の大きい組み
合わせとすることが好ましい。

【００３２】さらに、本実施形態では、光バスモジュー
ル２０に備えられた光素子２１，２２が光バス２３と光
学的に直接結合されているが、光バスモジュール２０に
光導波路を形成し、直接的にはその光導波路の他端に発
光素子ないし受光素子を備えた構成としてもよい。図６
は、本発明の第２実施形態の演算装置の基本構成図であ
る。

【００３３】図６に示す支持基板１１０には、光バスモ
ジュール１２０を挟んで、演算モジュール１３０とメモ
リモジュール１４０が配置されている。尚、メモリモジ
ュール１４０は支持基板１１０に複数配置されている
が、図６では例示的に１つ示す。光バスモジュール１２
０には、発光素子１２１ａ，受光素子１２１ｂからなる
光素子１２１と、発光素子１２２ａ，受光素子１２２ｂ
からなる光素子１２２と、光バス１２３とが備えられて
いる。

【００３４】演算モジュール１３０には、パラレルのア
ドレス信号を含む制御信号を出力するとともにパラレル
のデータ信号を入出力するＣＰＵ１３１と、多重化伝送
回路部１３２と、これらＣＰＵ１３１と多重化伝送回路
部１３２との間に配置されたアドレスデコード回路１３
７とが備えられている。多重化伝送回路部１３２には、
ＣＰＵ１３１から出力されたパラレルの制御信号とパラ
レルのデータ信号とを選択的に切り換えるスイッチ回路
１３５と、そのスイッチ回路１３５により選択されたパ
ラレル信号をシリアル信号に変換するマルチプレクサ１
３３と、光バスモジュール１２０から入力されたシリア
ル信号をパラレル信号に変換してＣＰＵ１３１に伝える
デマルチプレクサ１３４とが備えられている。

【００３５】メモリモジュール１４０には、複数のメモ
リ１４１と、多重化伝送回路部１４２が備えられてい
る。多重化伝送回路部１４２には、光バスモジュール１
２０から入力されたシリアル信号をパラレル信号に変換
してメモリ１４１に伝えるデマルチプレクサ１４４と、
メモリ１４１から読み出されたパラレルのデータ信号を
シリアル信号に変換して光バスモジュール１２０に伝え
るマルチプレクサ１４３とが備えられている。

【００３６】図７は、図６に示す演算装置の回路構成を
示すブロック図である。アドレスデコード回路１３７
は、配線のばらつきに起因するスキューを補正したり次
の処理に対して同期をとるためのラッチ回路１３７ａ
と、ＣＰＵ１３１から出力されたアドレス信号を含む制
御信号をデコードするアドレスデコード部１３７ｂから
構成されている。また多重化伝送回路部１３２，１４２
を構成するマルチプレクサ１３３，１４３側に、ラッチ
回路１３２ａ，１４２ａが備えられている。さらにメモ
リチップ１４１，ＣＰＵモジュール１３１にも、ラッチ
回路１４１ａ，１３１ａが備えられている。

【００３７】ここで、演算モジュール１３０からメモリ
モジュール１４０にデータを書き込む場合は、演算モジ
ュール１３０に備えられたＣＰＵ１３１から出力された
制御信号が、ラッチ回路１３７ａを経由してアドレスデ
コード部１３７ｂに入力され、そのアドレスデコード部
１３７ａでデコードされ、これによりアドレスを表わす
ＲＡＳ信号およびＣＡＳ信号を含むパラレルの制御信号
が出力される。出力された制御信号はスイッチ回路１３
５に入力される。またＣＰＵ１３１から出力されたパラ
レルのデータ信号がスイッチ回路１３６を経由してスイ
ッチ回路１３５に入力される。スイッチ回路１３５で
は、これら制御信号，データ信号を選択的に切り換え、
そのスイッチ回路１３５で選択された信号がラッチ回路
１３２ａを経由してマルチプレクサ１３３に入力されパ
ラレル／シリアル変換される。さらに、演算モジュール
１３０の横端部の発光素子１２１ａ（図６参照）を経由
して、光制御信号，光データ信号として光バスモジュー
ル１２０の光バス１２３内に入射される。入射された光
信号のうちの、時系列的に最初の光アドレス制御信号
で、複数のメモリモジュール１４０のうちの所望のメモ
リモジュール１４０が指定される。指定されたメモリモ
ジュール１４０では、入射された光制御信号，光データ
信号を、そのメモリモジュール１４０の横端部に配列さ
れた受光素子１２２ｂ（図６参照）を経由して電気的な
制御信号，データ信号に変換し、デマルチプレクサ１４
４によりシリアル／パラレル変換して、アドレスを表わ
すＲＡＳ信号およびＣＡＳ信号を生成し、メモリ１４１
のラッチ回路１４１ａに向けて出力する。デマルチプレ
クサ１４４では引き続き入力されたデータ信号をシリア
ル／パラレル変換し、メモリ１４１のラッチ回路１４１
ａに向けて出力する。このようにして演算モジュール１
３０からメモリモジュール１４０に複数ビットのデータ
が書き込まれる。

【００３８】一方、メモリモジュール１４０から演算モ
ジュール１３０にデータを読み出す場合は、前述した、
演算モジュール１３０からメモリモジュール１４０にデ
ータを書き込む場合と同様にして、メモリモジュール１
４０のうちの所望のメモリ１４１のアドレスが指定さ
れ、そのメモリ１４１からパラレルのデータ信号が出力
される。出力されたデータ信号はラッチ回路１４２ａを
経由してマルチプレクサ１４３に入力され、このマルチ
プレクサ１４３よりパラレル／シリアル変換され、メモ
リモジュール１４０の横端部に配列された発光素子１２
２ａを経由して光バス１２３内に入射される。入射され
た光データ信号は、演算モジュール１３０の横端部に配
列された受光素子１２１ｂを経由して電気的なデータ信
号に変換され、多重化伝送回路部１３２のデマルチプレ
クサ１３４によりシリアル／パラレル変換され、スイッ
チ回路１３６を経由してＣＰＵ１３１のラッチ回路１３
１ａに取り込まれる。このようにしてメモリモジュール
１４０から演算モジュール１３０に複数ビットのデータ
が読み出される。

【００３９】本実施形態では、ＣＰＵ１３１と多重化伝
送回路部１３２のマルチプレクサ１３３との間に配置さ
れたアドレスデコード回路１３７によりデコードされた
アドレス信号を含むパラレルの制御信号と、ＣＰＵ１３
１から出力されたパラレルのデータ信号をスイッチ回路
１３５で選択的に切り換え、そのスイッチ回路１３５で
選択されたパラレルの信号をマルチプレクサ１３３によ
りパラレル／シリアル変換して送信するものであるた
め、パラレルのアドレス信号とパラレルのデータ信号を
それぞれマルチプレクサで変換する場合と比べて、演算
モジュール１３０のマルチプレクサやラッチ回路の規
模、およびメモリモジュール１４０のデマルチプレクサ
の回路規模が小さくて済み、またラッチ回路の減少に伴
い伝送時間が短縮される。

【００４０】

【発明の効果】以上説明したように、本発明の演算装置
によれば、演算モジュールのプロセッサから出力された
パラレルのアドレス信号とパラレルのデータ信号とがス
イッチ回路により選択的に切り換えられ、そのスイッチ
回路で選択されたパラレルの信号がマルチプレクサによ
りシリアル信号に変換されて光バスモジュールに伝送さ
れるため、光バスモジュールを挟んだ演算モジュールと
メモリモジュールとの接続が簡素化される。また、演算
モジュールのマルチプレクサや、そのマルチプレクサ側
に備えられ、配線のばらつきに起因するスキューを補正
したり、次の処理に対してクロック信号で同期をとるた
めのラッチ回路の規模、およびメモリモジュールのデマ
ルチプレクサの回路規模が小さくて済む。またラッチ回
路の規模の減少に伴い伝送時間が短縮される。さらに、
演算モジュールとメモリモジュールとのデータ伝送は、
光バスモジュールを経由して光信号で伝送されるため、
従来の電気信号を伝送するバス配線の構成と比較し、伝
送のための消費電力の低減化およびデータ伝送の高速化
が図られる。

【図面の簡単な説明】

【図１】本発明の第１実施形態の演算装置の基本構成図
である。

【図２】図１に示す演算装置の斜視図である。

【図３】図２に示す演算装置の一部分を拡大して示す図
である。

【図４】図１に示す演算装置の回路構成を示すブロック
図である。

【図５】本発明の第１実施形態の演算装置と、従来の、
図８に示すバス配線の構成との特性を比較して示す図で
ある。

【図６】本発明の第２実施形態の演算装置の基本構成図
である。

【図７】図６に示す演算装置の回路構成を示すブロック
図である。

【図８】従来の、最も一般的に用いられているバス配線
の構成を示す図である。

【図９】特表平５−５０７３７４号公報に提案されたバ
ス配線の構成を示す図である。

【符号の説明】

１０支持基板１１電気的配線２０光バスモジュール２１，２２，１２１，１２２光素子２１ａ，２２ａ，１２１ａ，１２２ａ発光素子２１ｂ，２２ｂ，１２１ｂ，１２２ｂ受光素子２３シート状光バス２４光伝送層２５クラッド層２６，２７信号光入出力部２８遮光層３０，１３０演算モジュール３１，１３１ＣＰＵ３１ａ，３２ａ，４１ａ，４２ａ，１３１ａ，１３２
ａ，１３７ａ，１４１ａ，１４２ａラッチ回路３２，４２，１３２，１４２多重化伝送回路部３３，４３，１３３，１４３マルチプレクサ３４，４４，１３４，１４４デマルチプレクサ４０，１４０メモリモジュール４１，１４１メモリ４５，１３７アドレスデコード回路５０モジュール用コネクタ１３７ｂアドレスデコード部

Claims

【特許請求の範囲】

【請求項１】パラレルのアドレス信号を出力するとと
もに、パラレルのデータ信号を入出力するプロセッサを
備えた演算モジュール、前記プロセッサから出力されたアドレス信号および前記
プロセッサから出力されたデータ信号を受け取って、該
アドレス信号により指定されるアドレスに該データ信号
があらわすデータを書き込む書込み動作と、前記プロセ
ッサから出力されたアドレス信号を受け取って該アドレ
ス信号により指定されるアドレスに格納された複数ビッ
トからなるデータをパラレルに読み出す読出し動作とを
行なうメモリを備えたメモリモジュール、および前記演
算モジュールと前記メモリモジュールとの間に配置され
光信号の伝送を担う光バスモジュールを備え、前記演算モジュールが、前記プロセッサから出力された
パラレルのアドレス信号と該プロセッサから出力された
パラレルのデータ信号とを選択的に切り換えるスイッチ
回路と、該スイッチ回路により選択されたパラレル信号
をシリアル信号に変換するマルチプレクサと、前記バス
モジュールから入力されたシリアル信号をパラレル信号
に変換して前記プロセッサに伝えるデマルチプレクサと
を備え、前記メモリモジュールが、前記光バスモジュールから入
力されたシリアル信号をパラレル信号に変換して前記メ
モリに伝えるデマルチプレクサと、前記メモリから読み
出されたパラレルのデータ信号をシリアル信号に変換し
て前記光バスモジュールに伝えるマルチプレクサとを備
え、前記光バスモジュールが、入力された電気信号を光信号
に変換する発光素子を有する送信部と、該送信部から出
力された光信号を拡散して伝播する光伝送部と、該光伝
送部を伝播してきた光信号を受光して電気信号に変換し
て出力する受光素子を有する受信部とを備えたことを特
徴とする演算装置。
【請求項２】前記演算モジュールが、前記プロセッサ
から出力されたアドレス信号をデコードしてデコードさ
れたアドレス信号を前記スイッチ回路に伝達するアドレ
スデコード回路を備えたことを特徴とする請求項１記載
の演算装置。
【請求項３】前記メモリモジュールが、該メモリモジ
ュールに備えられたデマルチプレクサから出力されたパ
ラレル信号のうちのアドレス信号をデコードして前記メ
モリに伝達するアドレスデコード回路を備えたことを特
徴とする請求項１記載の演算装置。