JP2007267155A - メモリシステム - Google Patents

Abstract

【課題】 コントローラと記憶装置との間で伝送される信号の伝送レートを、最小限のコストで向上する
【解決手段】 コントローラは、並列のコマンド信号、アドレス信号あるいは書き込みデータ信号を第１直列信号に変換し、変換した信号を単一波長の第１光信号として、光伝送路を介して記憶装置に出力する。記憶装置は、第１光信号を、元の並列のコマンド信号、アドレス信号あるいは書き込みデータ信号に変換し、変換した並列信号を記憶部に出力する。記憶装置は、記憶部からの並列の読み出しデータ信号を第２直列信号に変換し、変換した信号を単一波長の第２光信号として、光伝送路を介してコントローラに出力する。光合波器あるいは光分波器等を用いて光信号を伝送する必要がないため、コントローラと記憶装置との間で伝送される信号の伝送レートを、最小限のコストで向上できる。
【選択図】 図１

Description

本発明は、記憶装置と、記憶装置をアクセスするためのコントローラとを有するメモリシステムに関する。

ＣＰＵ等のマイクロコントローラの性能は、年々向上している。これに伴い、マイクロコントローラによりアクセスされるメモリデバイスおよびメモリコントローラも性能を向上する必要がある。具体的には、マイクロコントローラと記憶装置間でのデータ信号等の伝送レート（バンド幅）を向上する必要がある。伝送レートを向上するために、ある種の記憶装置は、データ信号のビット数を増やしている。別の記憶装置は、高い周波数のクロックを用いて直列のデータ信号を伝送するインタフェース回路を搭載している。さらに、高い周波数のクロックを用いて複数ビットからなるデータ信号を伝送するインタフェース回路が検討されている。

また、従来の記憶装置のインタフェース回路は、電気信号を用いている。電気信号の伝送レートの上限は、１０Ｇｂｐｓ程度と言われており、これを超える伝送レートが必要な場合、光信号等を用いた新たなインタフェース回路を検討する必要がある。例えば、マイクロコントローラとメモリコントローラとの間に、光インタフェースを適用する技術が提案されている（例えば、特許文献１参照）。
特開２００５−６４９５０号公報

しかしながら、特許文献１では、メモリコントローラと記憶装置との間のインタフェースの詳細は、記載されていない。すなわち、メモリコントローラと記憶装置との間で伝送される信号の伝送レートを向上する手法は、開示されていない。

本発明の目的は、コントローラと記憶装置との間で伝送される信号の伝送レートを、最小限のコストで向上することにある。

本発明のメモリシステムの一形態では、コントローラは、記憶装置の記憶部にデータを読み書きするときに、並列のコマンド信号およびアドレス信号を第１直列信号に変換する。書き込みアクセス時には、並列の書き込みデータ信号も第１直列信号に変換される。第１直列信号は、単一波長の第１光信号として、光伝送路を介して記憶装置に出力される。記憶装置は、第１光信号を、元の並列のコマンド信号、アドレス信号あるいは書き込みデータ信号に変換し、変換した並列信号を記憶部に出力する。また、読み出しアクセス時に、記憶装置は、記憶部からの並列の読み出しデータ信号を第２直列信号に変換する。第２直列信号は、単一波長の第２光信号として、光伝送路を介してコントローラに出力される。コントローラは、記憶装置から供給される第２光信号を並列の読み出しデータ信号に変換する。このように、並列信号を直列信号に変換し、変換した直列信号を単一波長の光信号として光伝送路に出力することにより、光合波器を用いて光信号を多重化する必要はない。また、光分波器を用いて多重化された光信号を分離する必要はない。したがって、コントローラと記憶装置との間で伝送される信号の伝送レートを、最小限のコストで向上できる。

コントローラと記憶装置との間で伝送される信号の伝送レートを、最小限のコストで向上できる。

以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。また、信号が伝達される信号線には、信号名と同じ符号を使用する。

図１は、本発明の第１の実施形態を示している。この実施形態では、メモリシステムＭＳＹＳは、メモリコントローラＭＣＮＴおよびシンクロナスＳＲＡＭ（記憶装置）により構成されている。シンクロナスＳＲＡＭ（以下、ＳＳＲＡＭと称する）は、光伝送路によりメモリコントローラＭＣＮＴに接続されている。光伝送路は、単一波長λの光信号が伝送される１本の光ケーブルＯＰＴにより構成されている。メモリコントローラＭＣＮＴは、ＣＰＵ（マイクロプロセッサ）、ＤＭＡＣおよび周辺デバイスＰＥＲＩ１−２とともにシステムバスＳＢＵＳに接続されている。システムバスＳＢＵＳは、電気インタフェースを有する。そして、ＣＰＵ、ＤＭＡＣ、周辺デバイスＰＥＲＩ１−２、メモリコントローラＭＣＮＴおよびＳＳＲＡＭによりシステムＳＹＳが構成されている。本実施形態では、光伝送路上の光信号は、半二重通信により伝送される。

メモリコントローラＭＣＮＴは、光インタフェースユニットＯＰＴＩＦ１および図示しない光コネクタを、プリント基板等に搭載して形成されている。ＳＳＲＡＭは、光インタフェースユニットＯＰＴＩＦ２、入出力インタフェースユニットＩＯＩＦおよびマトリクス状に配置された複数のメモリセルを有するメモリセルアレイＡＲＹ（記憶部）を有している。入出力インタフェースユニットＩＯＩＦは、メモリクロックＭＣＬＫ、コマンド信号ＣＭＤおよびアドレス信号ＡＤを受け、受けた信号をそれぞれメモリセルアレイＡＲＹに伝えるクロック入力回路ＣＬＫＩＮ、コマンド入力回路ＣＭＤＩＮおよびアドレス入力回路ＡＤＩＮと、書き込みデータ信号ＷＤＴをメモリセルアレイＡＲＹに伝え、読み出しデータ信号ＲＤＴを光インタフェースユニットＯＰＴＩＦ２に伝えるデータ入出力回路ＤＴＩＯとを有している。

例えば、光インタフェースユニットＯＰＴＩＦ２は、ＳＳＲＡＭが搭載されるフレキシブル基板（図示せず）に形成された光コネクタを介して光ケーブルＯＰＴに接続されている。本発明では、ＳＳＲＡＭは、メモリコントローラＭＣＮＴを介してＣＰＵおよびＤＭＡＣによりアクセスされる。

コントローラＭＣＮＴは、ＳＳＲＡＭをアクセスするときに、システムバスＳＢＵＳを介して受けるコマンド信号ＣＭＤ、アドレス信号ＡＤ、書き込みデータ信号ＤＴ（ＷＤＴ）を光信号ＯＰＴ（第１光信号）として出力する。光インタフェースユニットＯＰＴＩＦ２を介してコントローラＭＣＮＴから供給されるコマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータＤＴは、入力回路ＣＭＤＩＮ、ＡＤＩＮおよびデータ入出力回路ＤＴＩＯを介してメモリセルアレイＡＲＹに出力される。メモリセルアレイＡＲＹから読み出される読み出しデータＤＴ（ＲＤＴ）は、データ入出力回路ＤＴＩＯを介して光インタフェースユニットＯＰＴＩＦ２に出力される。コントローラＭＣＮＴは、受けた読み出しデータ信号ＲＤＴをシステムバスＳＢＵＳに出力する。

光インタフェースユニットＯＰＴＩＦ２は、読み出しデータ信号ＤＴを単一波長の光信号ＯＰＴ（第２光信号）に変換し、コントローラＭＣＮＴに出力する。また、光インタフェースユニットＯＰＴＩＦ２は、コントローラＭＣＮＴから供給される光信号ＯＰＴの中から第１同期クロックを抽出し、ＳＳＲＡＭの動作するためのメモリクロックＭＣＬＫ（第２同期クロック）を、抽出した第１同期クロックに同期して生成する。メモリクロック
ＭＣＬＫは、クロック入力回路ＣＬＫＩＮを介してＳＳＲＡＭに供給されるとともに、光ケーブルＯＰＴを介して光信号としてコントローラＣＮＴに出力される。クロックの制御の詳細は、後述する図３および図４で説明する。

図２は、図１に示した光インタフェースユニットＯＰＴＩＦ１−２の詳細を示している。光インタフェースユニットＯＰＴＩＦ１は、第１直列変換部ＳＥＲ１、第１光出力部ＴＲＳ１、第１光入力部ＲＳＶ１および第１並列変換部ＤＥＳ１を有している。光インタフェースユニットＯＰＴＩＦ２は、第２光入力部ＲＳＶ２、第２並列変換部ＤＥＳ２、第２直列変換部ＳＥＲ２および第２光出力部ＴＲＳ２を有している。

第１直列変換部ＳＥＲ１および第１並列変換部ＤＥＳ１は、電気信号を扱う。第１直列変換部ＳＥＲ１は、並列のコマンド信号ＣＭＤ、アドレス信号ＡＤ、書き込みデータ信号ＷＤＴを第１直列信号Ｓ１に変換する。第１光変換部ＴＲＳ１は、第１直列信号Ｓ１を単一の波長λを有する第１光信号ＯＰＴとして、光伝送路ＯＰＴを介して光インタフェースユニットＯＰＴＩＦ２に出力する。第１光入力部ＲＳＶ１は、光インタフェースユニットＯＰＴＩＦ２から供給される第２光信号ＯＰＴを受信する。このように、第１光出力部ＴＲＳ１および第１光入力部ＲＳＶ１は、電気／光変換器および光／電気変換器として動作する。第１並列変換部ＤＥＳ１は、第１光入力部ＲＳＶ１で受信した直列の第２光信号ＯＰＴを並列の読み出しデータ信号ＲＤＴに変換する。
システムバスＳＢＵＳから供給されるコマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＷＤＴを光信号に変換する電気／光変換器と、システムバスＳＢＵＳに出力する読み出しデータ信号ＲＤＴを電気信号に変換する光／電気変換器とを有する。

一方、第２光入力部ＲＳＶ２は、光インタフェースユニットＯＰＴＩＦ１から供給される直列の第１光信号ＯＰＴを受信する。第２並列変換部ＤＥＳ２は、第１光信号ＯＰＴを、元の並列のコマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＷＤＴに変換し、変換した並列信号を図１に示したメモリセルアレイＡＲＹに出力する。第２直列変換部ＳＥＲ２は、メモリセルアレイＡＲＹからの並列の読み出しデータＲＤＴを第２直列信号Ｓ２に変換する。第２光出力部ＴＲＳ２は、第２直列信号Ｓ２を単一の波長λを有する第２光信号ＯＰＴとして、コントローラＭＣＮＴに出力する。第２並列変換部ＤＥＳ２および第２直列変換部ＳＥＲ２は、電気信号を扱う。第２光入力部ＲＳＶ２および第２光出力部ＴＲＳ２は、光／電気変換器および電気／光変換器として動作する。

なお、システムバスＳＢＵＳが、光インタフェースを有する場合、光インタフェースユニットＯＰＴＩＦ１において、第１直列変換部ＳＥＲ１および第１並列変換部ＤＥＳ１は、光信号を扱う。同様に、メモリセルアレイＡＲＹが光インタフェースを有する場合、光インタフェースユニットＯＰＴＩＦ２において、第２並列変換部ＤＥＳ２および第２直列変換部ＳＥＲ２は、光信号を扱う。

図３は、第１の実施形態のメモリシステムＭＳＹＳの動作を示している。図の左側のフローは、コントローラＭＣＮＴ（ＯＰＴＩＦ１）の動作を示している。図の右側のフローは、ＳＳＲＡＭ（ＯＰＴＩＦ２）の動作を示している。この動作は、ＳＳＲＡＭの読み書きアクセスを開始する前に実施される。例えば、この動作は、図１に示したシステムＳＹＳのパワーオンシーケンス中に実施される。

まず、コントローラＭＣＮＴは、ＳＳＲＡＭの動作をコントローラＭＣＮＴの動作に同期させるために、同期クロック（第１同期クロック）を光信号ＯＰＴとしてＳＳＲＡＭに出力する（ステップＳ１０）。同期クロックは、システムＳＹＳの運用中、途切れることなく出力される。ＳＳＲＡＭは、例えば、ＰＬＬ回路で同期クロックを受け、同期クロックに同期するメモリクロックＭＣＬＫ（第２同期クロック）を生成する（ステップＳ３０
）。ＳＳＲＡＭは、メモリクロックＭＣＬＫが同期クロックに同期することを判定した後（ステップＳ３２）、メモリクロックＭＣＬＫを光信号ＯＰＴとしてコントローラＭＣＮＴに出力する（ステップＳ３４）。

コントローラＭＣＮＴは、メモリクロックＭＣＬＫの周期が同期クロックの周期と等しいことを確認した後（ステップＳ１２)、ＳＳＲＡＭの動作モードを設定するために、モードレジスタ設定コマンドを光信号ＯＰＴとして出力する（ステップＳ１４）。ＳＳＲＡＭは、モードレジスタ設定コマンドに応答して、自身のモードレジスタを設定する（ステップＳ３６）。これにより、ＳＳＲＡＭの動作モードは、複数種の動作モードのいずれかに設定される。動作モードとして、例えば、バースト長、レイテンシが設定される。バースト長は、１回の読み出しコマンドまたは書き込みコマンドに応答して入出力されるデータ信号ＤＴの数を示す。レイテンシは、読み出しコマンドの受け付けから読み出しデータ信号ＲＤＴが出力されるまでのクロックサイクル数を示す。

コントローラＭＣＮＴは、ＳＳＲＡＭのモードレジスタに設定された値を確認するために、モードレジスタ読み出しコマンドを光信号ＯＰＴとして出力する（ステップＳ１６）。コントローラＭＣＮＴは、ＳＳＲＡＭから読み出したモードレジスタの値に基づいて設定した動作モードが正しいか否かを判定する（ステップＳ１８）。モードレジスタの値が正しい場合、通常の運用が開始される（ステップＳ２０）。すなわち、コントローラＭＣＮＴは、ＳＳＲＡＭをアクセスし、ＳＳＲＡＭは、読み出し動作および書き込み動作を実行する（ステップＳ３８）。一方、モードレジスタの値が誤っている場合、コントローラＭＣＮＴは、読み出しコマンドおよび書き込みコマンドの出力を開始せずに、同期クロックの出力を一時的に停止する（ステップＳ２２）。そして、コントローラＭＣＮＴは、例えば、１０ｍｓ後に、ＳＳＲＡＭの動作をコントローラＭＣＮＴの動作に同期させるために、同期クロックの出力を再度開始する。

このように、コントローラＭＣＮＴは、メモリクロックが同期クロックに同期したことを確認した後、ＳＳＲＡＭのアクセスを開始する。このため、光信号ＯＰＴを用いてメモリシステムＭＳＹＳを構築する場合に、ＳＳＲＡＭを誤動作することなくアクセスできる。また、コントローラＭＣＮＴは、モードレジスタを設定した後に、モードレジスタ読み出しコマンドを用いてモードレジスタに設定された値を確認する。読み出しアクセス動作または書き込みアクセス動作を実行する前に、モードレジスタの書き込みおよび読み出しを実行することにより、同期クロックおよびメモリクロックの周期の一致や、コントローラＭＣＮＴおよびＳＳＲＡＭ間での動作タイミングの微妙なずれを検出できる。したがって、光信号ＯＰＴを用いてメモリシステムＭＳＹＳを構築する場合に、ＳＳＲＡＭをより確実にアクセスできる。

図４は、図３に示したステップＳ１０−Ｓ１４、Ｓ３０−Ｓ３４の概要を示している。図中の波形は、光信号ＯＰＴを示している。この実施形態では、コントローラＭＣＮＴからＳＳＲＡＭへの光伝送の１単位、およびＳＳＲＡＭからコントローラＭＣＮＴへの光伝送の１単位は、１０サイクル（１クロック周期）である。１０サイクルのうち２サイクルを用いて同期クロックが送出され、残りの８サイクルで、コマンド信号ＣＭＤ、アドレス信号ＡＤ、データ信号ＤＴが送出される。同期クロックおよびメモリクロックは、Ｃ０サイクルの低論理レベルとＣ１サイクルの高論理レベルにより表される。Ｃ０−Ｃ１サイクルは、１０サイクルの先頭に常に現れる。低論理レベルから高論理レベルへの遷移エッジが、少なくとも１０サイクルに１回発生するため、ＳＳＲＡＭおよびコントローラＭＣＮＴは、相手からのクロックを認識できる。

コントローラＭＣＮＴは、ステップＳ１０において、同期クロック（Ｃ０、Ｃ１）を出力する。ＳＳＲＡＭは、ステップＳ３０、Ｓ３２において、同期クロックに同期するメモ
リクロックを生成する。なお、実際には、メモリクロックが同期するために、例えば、１００クロック周期程度が必要である。そして、ＳＳＲＡＭは、ステップＳ３４において、メモリクロック（Ｃ０、Ｃ１）の出力を開始する。

コントローラＭＣＮＴは、ステップＳ１２において、メモリクロックの周期が同期クロックに一致することを確認し、ステップＳ１４において、モードレジスタ設定コマンドを出力する。

図５は、第１の実施形態のメモリシステムＭＳＹＳの動作を示している。コントローラＭＣＮＴからＳＳＲＡＭに出力される各種コマンドおよびＳＳＲＡＭからコントローラＭＣＮＴに出力される読み出しデータは、ヘッダＨと誤り訂正データＣとの間にペイロードとして挿入される。誤り訂正データＣは、ＣＲＣ（Cyclic Redundancy Check）符号やＥＣＣ（Error Correction Code）である。

モードレジスタ設定コマンドおよびモードレジスタ読み出しコマンドの出力では、ヘッダＨと誤り訂正データＣとの間に、これ等コマンドＣＭＤが挿入される。書き込み動作では、ヘッダＨと誤り訂正データＣとの間に、書き込みコマンドＷＣＭＤ、書き込みアドレスＷＡＤおよび書き込みデータＷＤＴが挿入される。読み出し動作では、ヘッダＨと誤り訂正データＣとの間に、読み出しコマンドＲＣＭＤおよび読み出しアドレスＲＡＤが挿入される。ＳＳＲＡＭからの読み出しデータの出力は、ヘッダＨと誤り訂正データＣとの間に、読み出しデータＲＤＴを挿入して行われる。

図６は、図５に示した読み出し動作の概要を示している。図では、読み出しデータＲＤＴが光信号として、ＳＳＲＡＭからコントローラＭＣＮＴに出力される様子を示している。ＳＳＲＡＭからのメモリクロックのＣ１サイクルおよび読み出しデータＲＤＴは、コントローラＭＣＮＴからの同期クロックのＣ０−Ｃ１サイクルを避けて出力される。読み出しデータＲＤＴをコントローラＭＣＮＴのＣ０−Ｃ１サイクルに重複しない期間に、コントローラＭＣＮＴに出力することにより、光信号ＯＰＴの半二重通信を実現できる。この結果、伝送される光信号の受信端での反射をキャンセルするなどの複雑な制御が不要になり、図１に示した光インタフェースユニットＯＰＴＩＦ１−２を簡易に構成できる。すなわち、メモリシステムＭＳＹＳのコストの増加を最小限にして、信号の伝送レートを電気信号に比べて大幅に向上できる。

以上、第１の実施形態では、コントローラＭＣＮＴおよびＳＳＲＡＭの間を、１本の光ケーブルＯＰＴ１を用いて光信号を伝送できる。並列信号を直列の信号に変換し、変換した直列信号を光信号として伝送するため、単一波長の光信号を用いて信号を伝送できる。また、読み出しデータ信号ＲＤＴを、Ｃ０−Ｃ１サイクルに重複しない期間に伝送することにより、半二重通信を実現できる。したがって、光インタフェースユニットＯＰＴＩＦ１−２を簡易に構成できる。具体的には、光合波器を用いて光信号を多重化する必要はない。また、光分波器を用いて多重化された光信号を分離する必要はない。この結果、メモリシステムＭＳＹＳに光信号のインタフェースを採用する場合にも、信号の伝送レートを最小限のコストで向上できる。

コントローラＭＣＮＴは、メモリクロックが同期クロックに同期したことを確認した後、さらに、モードレジスタの設定および確認をした後に、読み出しアクセス動作または書き込みアクセス動作を実行する。このため、同期クロックおよびメモリクロックの周期の一致や、動作タイミングのずれを、アクセス動作前に検出でき、光信号ＯＰＴを用いる場合に、ＳＳＲＡＭを確実にアクセスできる。

図７は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一
の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、光インタフェースユニットＯＰＴＩＦ１−２を接続する光伝送路は、２本の光ケーブルＯＰＴ１−２を用いて構成されている。光ケーブルＯＰＴ１−２には、単一波長λの光信号が伝送される。光ケーブルＯＰＴ１（第１光伝送パス）は、光インタフェースユニットＯＰＴＩＦ１から光インタフェースユニットＯＰＴＩＦ２に、コマンド信号ＣＭＤおよびアドレス信号ＡＤを第１光信号として伝達する。光ケーブルＯＰＴ２（第２光伝送パス）は、光インタフェースユニットＯＰＴＩＦ１−２間に、書き込みデータ信号ＷＤＴおよび読み出しデータ信号ＲＤＴを第１および第２光信号として伝達する。このために、光インタフェースユニットＯＰＴＩＦ１−２は、後述する図８に示すように、書き込みデータ信号ＷＤＴ専用の回路を有している。その他の構成は、第１の実施形態と同じである。

図８は、図７に示した光インタフェースユニットＯＰＴＩＦ１−２の詳細を示している。図２と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

光インタフェースユニットＯＰＴＩＦ１は、コマンド信号ＣＭＤおよびアドレス信号ＡＤ用の第１直列変換部ＳＥＲ１および第１光出力部ＴＲＳ１と、書き込みデータ信号ＷＤＴ専用の第１直列変換部ＳＥＲ１および第１光出力部ＴＲＳ１とを有している。光インタフェースユニットＯＰＴＩＦ２は、コマンド信号ＣＭＤおよびアドレス信号ＡＤ用の第２光入力部ＲＳＶ２、第２並列変換部ＤＥＳ２と、書き込みデータ信号ＷＤＴ専用の第２光入力部ＲＳＶ２、第２並列変換部ＤＥＳ２とを有している。その他の構成は、図２と同じである。

以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、データ信号ＷＤＴ、ＲＤＴの伝送路を、コマンド信号ＣＭＤおよびアドレス信号ＡＤの伝送と別にすることにより、データ信号ＷＤＴ、ＲＤＴの伝送レートを向上できる。特に、書き込み動作時に、１本の光ケーブルＯＰＴ１に、コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＷＤＴが集中することが防止されるため、書き込み動作時の光信号の伝送レートを向上できる。

図９は、本発明の第３の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、光インタフェースユニットＯＰＴＩＦ１−２を接続する光伝送路は、２本の光ケーブルＯＰＴ１−２を用いて構成されている。光ケーブルＯＰＴ１−２には、単一波長λの光信号が伝送される。光ケーブルＯＰＴ１（第１光伝送パス）は、光インタフェースユニットＯＰＴＩＦ１−２間に、コマンド信号ＣＭＤ、アドレス信号ＡＤ、書き込みデータ信号ＷＤＴおよび読み出しデータ信号ＲＤＴの一部のビット（ＲＤＴ１）を第１光信号として伝達する。光ケーブルＯＰＴ２（第２光伝送パス）は、光インタフェースユニットＯＰＴＩＦ２から光インタフェースユニットＯＰＴＩＦ１に、読み出しデータ信号ＲＤＴの残りのビット（ＲＤＴ２）を第２光信号として伝達する。このために、光インタフェースユニットＯＰＴＩＦ１−２は、後述する図１０に示すように、読み出しデータ信号ＲＤＴ専用の回路を有している。その他の構成は、第１の実施形態と同じである。

図１０は、図９に示した光インタフェースユニットＯＰＴＩＦ１−２の詳細を示している。図２と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。光インタフェースユニットＯＰＴＩＦ１は、読み出しデータ信号ＲＤＴ１専用の第１光入力部ＲＳＶ１および第１並列変換部ＤＥＳ１と、読み出しデータ信号ＲＤＴ２専用の第１光入力部ＲＳＶ１および第１並列変換部ＤＥＳ１とを有している。光インタフェ
ースユニットＯＰＴＩＦ２は、読み出しデータ信号ＲＤＴ１専用の第２直列変換部ＳＥＲ２および第２光出力部ＴＲＳ２と、読み出しデータ信号ＲＤＴ２専用の第２直列変換部ＳＥＲ２および第２光出力部ＴＲＳ２とを有している。その他の構成は、図２と同じである。

以上、第３の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、読み出しデータ信号ＲＤＴを２本の伝送パスＯＰＴ１−２を用いて伝送することにより、読み出しデータ信号ＲＤＴの伝送レートを向上できる。一般に、読み出しアクセス時間がシステムＳＹＳの性能に与える影響は、書き込みアクセス時間がシステムＳＹＳの性能に与える影響より大きい。これは、書き込み動作では、コントローラＭＣＮＴは、書き込みデータ信号ＷＤＴをＳＳＲＡＭに与えた後、自由に動作できるが、読み出し動作では、読み出しデータ信号ＲＤＴを受けるまで、動作が制限されるためである。したがって、コントローラＭＣＮＴおよびシステムＳＹＳの性能を向上できる。

図１１は、本発明の第４の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリシステムＭＳＹＳは、メモリコントローラＭＣＮＴおよびメモリモジュールＭＯＤＵＬＥ（記憶装置）により構成されている。システムＳＹＳおよびメモリシステムＭＳＹＳの構成は、第１の実施形態のＳＳＲＡＭがメモリモジュールＭＯＤＵＬＥに置き換わったことを除き、第１の実施形態と同じである。

メモリモジュールＭＯＤＵＬＥは、１本の光ケーブルＯＰＴによりメモリコントローラＭＣＮＴに接続されている。メモリコントローラＭＣＮＴは、光インタフェースユニットＯＰＴＩＦ１および図示しない光コネクタを、プリント基板等に搭載して形成されている。メモリモジュールＭＯＤＵＬＥは、メモリインタフェースユニットＭＩＦＵおよび半導体メモリデバイスＭＥＭ（ＭＥＭ０、ＭＥＭ１、ＭＥＭ２、ＭＥＭ３；記憶部）を、プリント基板等に搭載して形成されている。メモリインタフェースユニットＭＩＦＵは、光インタフェースユニットＯＰＴＩＦ２および図示しない光コネクタを搭載して形成されている。メモリデバイスＭＥＭ０、ＭＥＭ１、ＭＥＭ２、ＭＥＭ３は、例えば、高速ＳＲＡＭ、フラッシュメモリＦＬＡＳＨ、ＤＲＡＭ、ＤＲＡＭである。

メモリデバイスＭＥＭは、クロック同期式でもクロック非同期式でもよい。メモリモジュールＭＯＤＵＬＥにクロック同期式のメモリデバイスＭＥＭを搭載する場合、光インタフェースユニットＯＰＴＩＦ２により生成されるメモリクロックが使用される。メモリクロックは、第１の実施形態と同様に、光インタフェースユニットＯＰＴＩＦ１から出力される同期クロックに同期して生成されるクロックである。

メモリデバイスＭＥＭ０（ＳＲＡＭ）へのアクセス信号として、コマンド信号ＣＭＤ０、アドレス信号ＡＤ０およびデータ信号ＤＴ０がある。例えば、コマンド信号ＣＭＤ０は、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥにより構成される。メモリデバイスＭＥＭ１（ＦＬＡＳＨ）へのアクセス信号として、コマンド信号ＣＭＤ１およびデータ信号ＤＴ１がある。例えば、コマンド信号ＣＭＤ１は、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、チップイネーブル信号／ＣＥ等により構成される。

メモリデバイスＭＥＭ２（ＤＲＡＭ）へのアクセス信号として、コマンド信号ＣＭＤ２、アドレス信号ＡＤ２およびデータ信号ＤＴ２がある。同様に、メモリデバイスＭＥＭ３（ＤＲＡＭ）へのアクセス信号として、コマンド信号ＣＭＤ３、アドレス信号ＡＤ３、データ信号ＤＴ３がある。例えば、コマンド信号ＣＭＤ２、ＣＭＤ３は、チップセレクト信
号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ等によりそれぞれ構成される。

コントローラＭＣＮＴは、並列のコマンド信号ＣＭＤ０−３、アドレス信号ＡＤ０、２−３および書き込みデータ信号ＤＴ０−３（ＷＤＴ）を、第１光信号ＯＰＴとしてメモリモジュールＭＯＤＵＬＥに出力する。この際、コントローラＭＣＮＴは、コマンド信号ＣＭＤ０−３等とともに、アクセスするメモリデバイスＭＥＭを示すデバイス信号（後述する図１２に示すＤＥＶ）を第１光信号ＯＰＴとして出力する。メモリモジュールＭＯＤＵＬＥは、読み出しデータ信号ＤＴ０−３（ＲＤＴ）を第２光信号ＯＰＴとしてコントローラＭＣＮＴに出力する。この際、メモリモジュールＭＯＤＵＬＥは、読み出しデータ信号ＤＴ０−３とともに、アクセスしたメモリデバイスＭＥＭを示すデバイス信号ＤＥＶを出力する。

この実施形態では、メモリデバイスＭＥＭをアクセスするためのコマンド信号ＣＭＤ０−３、アドレス信号ＡＤ０、２−３およびデータ信号ＤＴ０−３は、１本の光ケーブルＯＰＴと単一波長の光信号ＯＰＴとを用いてシリアル伝送される。これにより、第１の実施形態と同様に、コントローラＭＣＮＴとメモリモジュールＭＯＤＵＬＥとの間で伝送される信号の伝送レートを、最小限のコストで向上できる。

図１２は、第４の実施形態のメモリシステムＭＳＹＳの動作を示している。この実施形態では、ヘッダＨは、アクセスするメモリデバイスＭＥＭ０−３を示すデバイス信号ＤＥＶ（デバイス番号）を含んでいる。ＦＬＡＳＨの書き込み動作では、アドレス情報をデータ信号ＤＴとして伝送するため、アドレス信号ＡＤは使用されない。コマンド等のその他の構成は、第１の実施形態（図５）と同じである。

以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、複数種のメモリデバイスＭＥＭを有するメモリモジュールＭＯＤＵＬＥを、１本の光ケーブルＯＰＴを用いてアクセスできる。この結果、コントローラＭＣＮＴとメモリモジュールＭＯＤＵＬＥとの間で伝送される信号の伝送レートを、最小限のコストで向上できる。

図１３は、本発明の第５の実施形態におけるメモリシステムＭＳＹＳの動作を示している。第１および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、ヘッダＨは、デバイス信号ＤＥＶ（デバイス番号）および順序信号ＡＣＳ（アクセス番号）を含んでいる。その他の構成は、第４の実施形態（図１１）と同じである。すなわち、メモリシステムＭＳＹＳは、コントローラＭＣＮＴおよびメモリモジュールＭＯＤＵＬＥを有し、メモリモジュールＭＯＤＵＬＥは、４つのメモリデバイスＭＥＭを有する。

コントローラＭＣＮＴは、アクセスするメモリデバイスＭＥＭの順序を示す順序信号ＡＣＳ（アクセス番号）を、並列のコマンド信号ＣＭＤ０−３、アドレス信号ＡＤ０、２−３および書き込みデータ信号ＤＴ０−３（ＷＤＴ）とともに第１光信号ＯＰＴとしてメモリモジュールＭＯＤＵＬＥに出力する。メモリモジュールＭＯＤＵＬＥは、読み出しデータ信号ＤＴ（ＲＤＴ）とともに、コントローラＭＣＮＴから出力された順序信号ＡＣＳを第２光信号としてコントローラＭＣＮＴに出力する。光ケーブルＯＰＴには、単一波長λの光信号が伝送される。

以上、第５の実施形態においても、上述した第１および第４の実施形態と同様の効果を得ることができる。さらに、この実施形態では、順序信号ＡＣＳ（アクセス番号）を用いることにより、メモリデバイスＭＥＭ間でアクセス時間が大幅に異なる場合にも、コント
ローラＭＣＮＴは、読み出しデータ信号ＲＤＴを出力したメモリデバイスＭＥＭを容易に判定できる。

図１４は、本発明の第６の実施形態を示している。第１および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、光インタフェースユニットＯＰＴＩＦ１−２を接続する光伝送路は、２本の光ケーブルＯＰＴ１−２を用いて構成されている。光ケーブルＯＰＴ１−２には、単一波長λの光信号が伝送される。光ケーブルＯＰＴ１（第１光伝送パス）は、光インタフェースユニットＯＰＴＩＦ１から光インタフェースユニットＯＰＴＩＦ２に、コマンド信号ＣＭＤおよびアドレス信号ＡＤを第１光信号として伝達する。光ケーブルＯＰＴ２（第２光伝送パス）は、光インタフェースユニットＯＰＴＩＦ１−２間に、書き込みデータ信号ＷＤＴおよび読み出しデータ信号ＲＤＴを第１および第２光信号として伝達する。このために、光インタフェースユニットＯＰＴＩＦ１−２は、書き込みデータ信号ＷＤＴ専用の回路を有している。すなわち、この実施形態は、第４の実施形態（図１１）に、第２の実施形態（図８）の光インタフェースユニットＯＰＴＩＦ１−２を有して構成されている。以上、第６の実施形態においても、上述した第１、第２および第４の実施形態と同様の効果を得ることができる。

図１５は、本発明の第７の実施形態を示している。第１および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、光インタフェースユニットＯＰＴＩＦ１−２を接続する光伝送路は、２本の光ケーブルＯＰＴ１−２を用いて構成されている。光ケーブルＯＰＴ１−２には、単一波長λの光信号が伝送される。光ケーブルＯＰＴ１（第１光伝送パス）は、光インタフェースユニットＯＰＴＩＦ１−２間に、コマンド信号ＣＭＤ、アドレス信号ＡＤ、書き込みデータ信号ＷＤＴおよび読み出しデータ信号ＲＤＴの一部のビット（ＲＤＴ１）を第１光信号として伝達する。光ケーブルＯＰＴ２（第２光伝送パス）は、光インタフェースユニットＯＰＴＩＦ２から光インタフェースユニットＯＰＴＩＦ１に、読み出しデータ信号ＲＤＴの残りのビット（ＲＤＴ２）を第２光信号として伝達する。このために、光インタフェースユニットＯＰＴＩＦ１−２は、読み出しデータ信号ＲＤＴ専用の回路を有している。すなわち、この実施形態は、第４の実施形態（図１１）に、第３の実施形態（図１０）の光インタフェースユニットＯＰＴＩＦ１−２を有して構成されている。以上、第７の実施形態においても、上述した第１、第３および第４の実施形態と同様の効果を得ることができる。

図１６は、本発明の第８の実施形態を示している。第１および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、光インタフェースユニットＯＰＴＩＦ１−２を接続する光伝送路は、メモリデバイスＭＥＭ０−３にそれぞれ対応する４本の光ケーブルＯＰＴ０−３（第１−第４光伝送パス）を用いて構成されている。換言すれば、光ケーブルＯＰＴ０−３は、メモリデバイスＭＥＭ０−３をそれぞれアクセスするための専用の光伝送路である。光ケーブルＯＰＴ０−３には、単一波長λの光信号が伝送される。以上、第７の実施形態においても、上述した第１および第４の実施形態と同様の効果を得ることができる。

図１７は、本発明の第９の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、コントローラＭＣＮＴにおいて、例えば、並列のコマンド信号ＣＭＤ、アドレス信号ＡＤ、書き込みデータ信号ＷＤＴは、８Ｂ１０ＢエンコーダＥＮＣ１により符号化された後に、第１直列変換部ＳＥＲ１に供給される。第１直列変換部ＳＥＲ１は、並列のアクセス信号を直列信号に変換する。一方、第１並列変換部ＤＥＳ１により変換された並列の読み出しデータ信号ＲＤＴは、１０Ｂ８ＢデコーダＤＥＣ１により復号化され
た後に、コンマ検出器ＷＤＥＴにより、読み出しデータの区切りが検出される。

ＳＳＲＡＭにおいて、第２並列変換部ＤＥＳ２により変換された並列のコマンド信号ＣＭＤ、アドレス信号ＡＤ、書き込みデータ信号ＷＤＴは、１０Ｂ８ＢデコーダＤＥＣ２により復号化された後に、コンマ検出器ＷＤＥＴにより、読み出しデータの区切りが検出される。一方、並列の読み出しデータ信号ＲＤＴは、８Ｂ１０ＢエンコーダＥＮＣ２により符号化された後に、第２直列変換部ＳＥＲ２に供給される。その他の構成は、第１の実施形態（図２）と同じである。以上、第８の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。

なお、上述した第１−第３、第７の実施形態では、メモリシステムＭＳＹＳにＳＳＲＡＭを搭載する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリシステムＭＳＹＳに、ＳＤＲＡＭ、ＦＣＲＡＭ（Fast Cycle RAM）、フラッシュメモリ、強誘電体メモリを搭載してもよい。第４−第６の実施形態も同様である。

上述した第４−第６実施形態では、複数種の半導体メモリデバイスＭＥＭ０−３を搭載したメモリモジュールＭＯＤＵＬＥを用いてメモリシステムＭＳＹＳを構成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、半導体メモリデバイスＭＥＭの代わりにハードディスク装置を用いてメモリシステムＭＳＹＳを構成してもよい。あるいは、ネットワーク上に設けられるメモリを用いてメモリシステムＭＳＹＳを構成してもよい。この場合、図１１に示したメモリデバイスＭＥＭの位置に、ネットワークに接続されるＩ／Ｏデバイス等が配置される。

上述した実施形態では、光信号を半二重通信により伝送する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、光信号を全二重通信により伝送してもよい。この場合、伝送レートをさらに向上できる。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
データを記憶する記憶部を有する記憶装置と、前記記憶部をアクセスするコントローラと、前記記憶部と前記コントローラとの間に設けられた光伝送路とを備えたメモリシステムであって、
前記コントローラは、
前記記憶部に対してデータを読み書きするため並列のコマンド信号、アドレス信号および書き込みデータ信号を、第１直列信号に変換する第１直列変換部と、
前記第１直列信号を単一波長の第１光信号として、前記光伝送路を介して前記記憶装置に出力する第１光変換部と、
前記記憶装置から供給される第２光信号を並列の読み出しデータ信号に変換する第１並列変換部とを備え、
前記記憶装置は、
前記第１光信号を、元の並列のコマンド信号、アドレス信号および書き込みデータ信号に変換し、変換した並列信号を前記記憶部に出力する第２並列変換部と、
前記記憶部からの並列の読み出しデータを第２直列信号に変換する第２直列変換部と、
前記第２直列信号を単一波長の前記第２光信号として、前記光伝送路を介して前記コントローラに出力する第２光変換部とを備えていることを特徴とするメモリシステム。
（付記２）
付記１記載のメモリシステムにおいて、
前記コントローラは、前記記憶部に対するデータの読み書きを開始する前に、前記記憶装置の動作を前記コントローラの動作に同期させるための第１同期クロックを前記第１光信号として前記記憶装置に出力し、
前記記憶装置は、前記第１同期クロックに同期する第２同期クロックを生成し、生成した第２同期クロックを第２光信号として前記コントローラに出力し、
前記コントローラは、前記第２同期クロックの受信に応答して、前記記憶部に対するデータの読み書きを開始することを特徴とするメモリシステム。
（付記３）
付記２記載のメモリシステムにおいて、
前記記憶部は、複数の動作モードを有しており、
前記コントローラは、前記第２同期クロックの受信に応答して、さらに、前記記憶部の動作モードをいずれかに設定するためのコマンド信号を前記第１光信号として出力し、前記記憶部に設定された動作モードを読み出すためのコマンド信号を前記第１光信号として出力し、前記記憶装置から出力される前記第２光信号が、正しい動作モードを示すときに、前記記憶部に対するデータの読み書きを開始することを特徴とするメモリシステム。
（付記４）
付記３記載のメモリシステムにおいて、
前記コントローラは、前記記憶装置から出力される前記第２光信号が、誤った動作モードを示すとき、前記記憶部に対するデータの読み書きを開始せず、前記記憶装置の動作を同期させるための第１同期クロックを前記第１光信号として前記記憶装置に再度出力することを特徴とするメモリシステム。
（付記５）
付記２記載のメモリシステムにおいて、
前記コントローラは、前記記憶部に対するデータの読み書きを開始後も所定の間隔で前記第１同期クロックを前記記憶装置に出力し、
前記記憶装置は、前記第１同期クロックに重複しない期間に、前記読み出しデータを前記第２光信号として前記コントローラに出力することを特徴とするメモリシステム。
（付記６）
付記１記載のメモリシステムにおいて、
前記光伝送路は、前記コマンド信号、前記アドレス信号、前記書き込みデータ信号および前記読み出しデータ信号を前記第１および第２光信号として伝達する１本の光伝送パスで構成されることを特徴とするメモリシステム。
（付記７）
付記１記載のメモリシステムにおいて、
前記光伝送路は、前記コマンド信号およびア前記ドレス信号を前記第１光信号として伝達する第１光伝送パスと、前記書き込みデータ信号および前記読み出しデータ信号を前記第１および第２光信号として伝達する第２光伝送パスとで構成されることを特徴とするメモリシステム。
（付記８）
付記１記載のメモリシステムにおいて、
前記光伝送路は、前記コマンド信号、前記アドレス信号、前記書き込みデータ信号および前記読み出しデータ信号の一部を前記第１および第２光信号として伝達する第１光伝送パスと、前記読み出しデータ信号の残りを前記第２光信号として伝達する第２光伝送パスとで構成されることを特徴とするメモリシステム。
（付記９）
付記１記載のメモリシステムにおいて、
前記記憶装置は、複数種の記憶部を備え、
前記コントローラは、アクセスする記憶部を示すデバイス信号を、並列の前記コマンド信号、前記アドレス信号および前記書き込みデータ信号とともに前記第１光信号として前記記憶装置に出力し、
前記記憶装置は、アクセスした記憶部を示すデバイス信号を、前記読み出しデータとともに前記第２光信号として前記コントローラに出力することを特徴とするメモリシステム。
（付記１０）
付記９記載のメモリシステムにおいて、
前記コントローラは、アクセスする記憶部の順序を示す順序信号を、並列の前記コマンド信号、前記アドレス信号および前記書き込みデータ信号とともに前記第１光信号として前記記憶装置に出力し、
前記記憶装置は、前記順序信号を、前記読み出しデータとともに前記第２光信号として前記コントローラに出力することを特徴とするメモリシステム。
（付記１１）
付記９記載のメモリシステムにおいて、
前記光伝送路は、前記コマンド信号、前記アドレス信号、前記書き込みデータ信号および前記読み出しデータ信号を前記第１および第２光信号として伝達する１本の光伝送パスで構成されることを特徴とするメモリシステム。
（付記１２）
付記９記載のメモリシステムにおいて、
前記光伝送路は、前記コマンド信号および前記アドレス信号を前記第１光信号として伝達する第１光伝送パスと、前記書き込みデータ信号および前記読み出しデータ信号を前記第１および第２光信号として伝達する第２光伝送パスとを備えていることを特徴とするメモリシステム。
（付記１３）
付記９記載のメモリシステムにおいて、
前記光伝送路は、前記コマンド信号、前記アドレス信号、前記書き込みデータ信号および前記読み出しデータ信号の一部を前記第１および第２光信号として伝達する第１光伝送パスと、前記読み出しデータ信号の残りを前記第２光信号として伝達する第２光伝送パスとを備えていることを特徴とするメモリシステム。
（付記１４）
付記９記載のメモリシステムにおいて、
前記光伝送路は、前記記憶部毎に専用の光伝送パスを備えていることを特徴とするメモリシステム。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明は、メモリデバイスと、メモリデバイスをアクセスするためのメモリコントローラとを有するメモリシステムに適用できる。

第１の実施形態を示すブロック図である。 図１に示した光インタフェースユニットの詳細を示すブロック図である。 第１の実施形態のメモリシステムＭＳＹＳの動作を示すフローチャートである。 図３に示したステップＳ１０−Ｓ１４、Ｓ３０−Ｓ３４の概要を示すタイミング図である。 第１の実施形態のメモリシステムの動作を示す説明図である。 第１の実施形態における読み出し動作の概要を示すタイミング図である。 第２の実施形態を示すブロック図である。 図７に示した光インタフェースユニットの詳細を示すブロック図である。 第３の実施形態を示すブロック図である。 図９に示した光インタフェースユニットの詳細を示すブロック図である。 第４の実施形態を示すブロック図である。 第４の実施形態のメモリシステムの動作を示す説明図である。 第５の実施形態のメモリシステムの動作を示す説明図である。 第６の実施形態を示すブロック図である。 第７の実施形態を示すブロック図である。 第８の実施形態を示すブロック図である。 第９の実施形態を示すブロック図である。

符号の説明

ＤＥＳ１‥第１並列変換部；ＤＥＳ２‥第２並列変換部；ＭＣＮＴ‥メモリコントローラ；ＭＳＹＳ‥メモリシステム；ＯＰＴＩＦ１−２‥光インタフェースユニット；ＯＰＴ‥光ケーブル； ＲＳＶ１‥第１光入力部；ＲＳＶ２‥第２光入力部；ＳＥＲ１‥第１直列変換部；ＳＥＲ２‥第２直列変換部；ＴＲＳ１‥第１光出力部；ＴＲＳ２‥第２光出力部

Claims (10)

1. データを記憶する記憶部を有する記憶装置と、前記記憶部をアクセスするコントローラと、前記記憶部と前記コントローラとの間に設けられた光伝送路とを備えたメモリシステムであって、
   前記コントローラは、
   前記記憶部に対してデータを読み書きするための並列のコマンド信号、アドレス信号および書き込みデータ信号を第１直列信号に変換する第１直列変換部と、
   前記第１直列信号を単一波長の第１光信号として、前記光伝送路を介して前記記憶装置に出力する第１光変換部と、
   前記記憶装置から供給される第２光信号を並列の読み出しデータ信号に変換する第１並列変換部とを備え、
   前記記憶装置は、
   前記第１光信号を、元の並列のコマンド信号、アドレス信号および書き込みデータ信号に変換し、変換した並列信号を前記記憶部に出力する第２並列変換部と、
   前記記憶部からの並列の読み出しデータ信号を第２直列信号に変換する第２直列変換部と、
   前記第２直列信号を単一波長の前記第２光信号として、前記光伝送路を介して前記コントローラに出力する第２光変換部とを備えていることを特徴とするメモリシステム。
2. 請求項１記載のメモリシステムにおいて、
   前記コントローラは、前記記憶部に対するデータの読み書きを開始する前に、前記記憶装置の動作を前記コントローラの動作に同期させるための第１同期クロックを前記第１光信号として前記記憶装置に出力し、
   前記記憶装置は、前記第１同期クロックに同期する第２同期クロックを生成し、生成した第２同期クロックを第２光信号として前記コントローラに出力し、
   前記コントローラは、前記第２同期クロックの受信に応答して、前記記憶部に対するデータの読み書きを開始することを特徴とするメモリシステム。
3. 請求項２記載のメモリシステムにおいて、
   前記記憶部は、複数の動作モードを有しており、
   前記コントローラは、前記第２同期クロックの受信に応答して、さらに、前記記憶部の動作モードをいずれかに設定するためのコマンド信号を前記第１光信号として出力し、前記記憶部に設定された動作モードを読み出すためのコマンド信号を前記第１光信号として出力し、前記記憶装置から出力される前記第２光信号が、正しい動作モードを示すときに、前記記憶部に対するデータの読み書きを開始することを特徴とするメモリシステム。
4. 請求項３記載のメモリシステムにおいて、
   前記コントローラは、前記記憶装置から出力される前記第２光信号が、誤った動作モードを示すとき、前記記憶部に対するデータの読み書きを開始せず、前記記憶装置の動作を同期させるための第１同期クロックを前記第１光信号として前記記憶装置に再度出力することを特徴とするメモリシステム。
5. 請求項２記載のメモリシステムにおいて、
   前記コントローラは、前記記憶部に対するデータの読み書きを開始後も所定の間隔で前記第１同期クロックを前記記憶装置に出力し、
   前記記憶装置は、前記第１同期クロックに重複しない期間に、前記読み出しデータ信号を前記第２光信号として前記コントローラに出力することを特徴とするメモリシステム。
6. 請求項１記載のメモリシステムにおいて、
   前記光伝送路は、前記コマンド信号、前記アドレス信号、前記書き込みデータ信号および前記読み出しデータ信号を前記第１および第２光信号として伝達する１本の光伝送パスで構成されることを特徴とするメモリシステム。
7. 請求項１記載のメモリシステムにおいて、
   前記光伝送路は、前記コマンド信号およびア前記ドレス信号を前記第１光信号として伝達する第１光伝送パスと、前記書き込みデータ信号および前記読み出しデータ信号を前記第１および第２光信号として伝達する第２光伝送パスとで構成されることを特徴とするメモリシステム。
8. 請求項１記載のメモリシステムにおいて、
   前記光伝送路は、前記コマンド信号、前記アドレス信号、前記書き込みデータ信号および前記読み出しデータ信号の一部を前記第１および第２光信号として伝達する第１光伝送パスと、前記読み出しデータ信号の残りを前記第２光信号として伝達する第２光伝送パスとで構成されることを特徴とするメモリシステム。
9. 請求項１記載のメモリシステムにおいて、
   前記記憶装置は、複数種の記憶部を備え、
   前記コントローラは、アクセスする記憶部を示すデバイス信号を、並列の前記コマンド信号、前記アドレス信号および前記書き込みデータ信号とともに前記第１光信号として前記記憶装置に出力し、
   前記記憶装置は、アクセスした記憶部を示すデバイス信号を、前記読み出しデータ信号とともに前記第２光信号として前記コントローラに出力することを特徴とするメモリシステム。
10. 請求項９記載のメモリシステムにおいて、
    前記コントローラは、アクセスする記憶部の順序を示す順序信号を、並列の前記コマンド信号、前記アドレス信号および前記書き込みデータ信号とともに前記第１光信号として前記記憶装置に出力し、
    前記記憶装置は、前記順序信号を、前記読み出しデータ信号とともに前記第２光信号として前記コントローラに出力することを特徴とするメモリシステム。

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