JP2016045957A5 - - Google Patents

Claims (20)

1. データを格納し、前記格納されたデータから読み出されたデータのエラーを訂正し、前記格納されたデータから読み出されたデータのエラー訂正に応じてエラー情報を生成するメモリと、
   第１通信経路及び前記第１通信経路とは別の第２通信経路を通じて前記メモリに連結され、前記第１通信経路を通じて前記格納されたデータから読み出されたデータを受信し、前記第２通信経路を通じて前記メモリから前記エラー情報を受信するプロセッサと、を有することを特徴とするメモリシステム。
2. 前記エラー情報は、訂正されたエラー情報を含み、
   前記プロセッサは、前記第１通信経路以外の経路を通じて前記訂正されたエラー情報を受信することを特徴とする請求項１に記載のメモリシステム。
3. 前記メモリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）モジュールであることを特徴とする請求項１に記載のメモリシステム。
4. 前記プロセッサ及び前記メモリに連結され、前記プロセッサ及び前記メモリと通信するコントローラを更に含み、
   前記コントローラは、前記第２通信経路の一部として提供されることを特徴とする請求項１に記載のメモリシステム。
5. 前記コントローラは、ベースボード管理コントローラであることを特徴とする請求項４に記載のメモリシステム。
6. 前記コントローラは、前記エラー情報を格納し、前記プロセッサから受信される要求に応答して前記エラー情報を前記プロセッサに提供することを特徴とする請求項４に記載のメモリシステム。
7. 前記プロセッサは、前記メモリに連結されたメモリコントローラを含み、
   前記メモリコントローラは、前記メモリから読み出されたデータのエラーを訂正しないことを特徴とする請求項１に記載のメモリシステム。
8. 前記第１通信経路は、複数のデータライン及び少なくとも１つのデータストローブラインを含み、
   前記メモリは、前記少なくとも１つのデータストローブラインを通じて伝送される信号によって訂正不能エラーを伝達することを特徴とする請求項１に記載のメモリシステム。
9. 前記メモリと前記プロセッサとを連結する第３通信経路を更に有し、
   前記メモリは、前記第３通信経路を通じて訂正不能エラーを伝達することを特徴とする請求項１に記載のメモリシステム。
10. 前記プロセッサは、前記エラー情報と前記メモリに関連する他の情報とを組み合わせることを特徴とする請求項１に記載のメモリシステム。
11. 前記プロセッサは、前記第２通信経路に連結されたインターフェイスを含み、
    前記プロセッサは、前記インターフェイスを通じて前記エラー情報を受信し、前記インターフェイスを通じて他の情報も受信し、
    前記メモリは、直列認識（ＳＰＤ）システム及びレジスタクロック駆動システムのうちの少なくとも１つを含み、
    前記他の情報は、前記直列認識（ＳＰＤ）システム及び前記レジスタクロック駆動システムのうちの少なくとも１つから受信されることを特徴とする請求項１に記載のメモリシステム。
12. プロセッサ及びメモリモジュールを含むメモリシステムの動作方法であって
    前記メモリモジュールで、データを読み出す段階と、
    前記メモリモジュールで、前記データの読出しに基づいて前記データとは異なるエラー情報を生成する段階と、
    前記メモリモジュールで、前記エラー情報を読み出すための命令語を受信する段階と、
    前記メモリモジュールから、前記命令語に応答して前記エラー情報を伝送する段階と、を含むことを特徴とするメモリシステムの動作方法。
13. コントローラで、前記エラー情報を受信する段階と、
    前記コントローラから前記プロセッサに、前記エラー情報を伝送する段階と、を更に含むことを特徴とする請求項１２に記載のメモリシステムの動作方法。
14. コントローラから、前記エラー情報を読み出すための命令語を伝送する段階と、
    前記コントローラで、前記エラー情報を受信する段階と、を更に含むことを特徴とする請求項１２に記載のメモリシステムの動作方法。
15. 前記エラー情報を読み出すための命令語は、第１命令語として提供され、
    コントローラで前記プロセッサから、前記エラー情報を読み出すための第２命令語を受信する段階と、
    前記コントローラから、前記第２命令語に応答して前記第１命令語を伝送する段階と、を更に含むことを特徴とする請求項１２に記載のメモリシステムの動作方法。
16. 前記プロセッサで、前記メモリモジュールに関連する追加情報を生成する段階と、
    前記プロセッサで、前記追加情報と前記エラー情報とを組み合わせる段階と、を更に含むことを特徴とする請求項１２に記載のメモリシステムの動作方法。
17. 前記メモリモジュールから、前記エラー情報を伝送する段階は、通信リンクを通じて前記エラー情報及び他の情報を伝送する段階を含み、
    前記他の情報は、前記メモリモジュールに無関係であることを特徴とする請求項１２に記載のメモリシステムの動作方法。
18. メモリと、
    メインメモリチャンネルを通じて前記メモリに連結されたプロセッサと、
    前記メモリ及び前記プロセッサに連結され、前記メインメモリチャンネルから分離された通信リンクと、を有し、
    前記メモリ及び前記プロセッサは、前記メインメモリチャンネル及び前記通信リンクを通じて相互に通信し、
    前記メモリは、前記通信リンクを通じて前記プロセッサにエラー情報を伝達することを特徴とするメモリシステム。
19. 前記プロセッサは、メモリコントローラを含み、
    前記メモリコントローラは、前記メインメモリチャンネルの一部として提供されることを特徴とする請求項１８に記載のメモリシステム。
20. 前記プロセッサは、前記通信リンクを通じてシステム管理情報を受信することを特徴とする請求項１８に記載のメモリシステム。