CN211124034U - 多路采集卡及具有其的服务器 - Google Patents

Abstract

本申请涉及一种多路采集卡，包括：控制器、存储模块、电源模块、PCIE接口、多路第一接口芯片和多路第二接口芯片；各第一接口芯片均配置有双向信号接口、第一差分信号输入接口、第一差分信号输出接口和发送接收控制接口；双向信号接口用于连接电缆接收SDI信号和ASI信号；第一差分信号输入接口，用于接收控制器输出的控制信号；第一差分信号输出接口与控制器电连接，用于输出ASI差分信号或SDI差分信号至控制器；各第二接口芯片均配置有线缆输入接口和第二差分信号输出接口；线缆输入接口用于接收SDI信号；第二差分信号输出接口与控制器电连接，用于输出SDI高速差分信号至控制器。其有效节省了服务器的整体成本。

Description

多路采集卡及具有其的服务器

技术领域

本公开涉及数据采集技术领域，尤其涉及一种多路采集卡及具有其的服务器。

背景技术

目前进行信号采集的产品大多是2路、4路SDI采集，或者是标清SDI和 ASI采集。即，现有的信号采集卡通常以1路、2路或4路为主。由于现有的信号采集卡路数不够，通常会造成一台服务器要装多张这种采集卡，每张采集卡都有成本，这就使得在一台服务器安装多张采集卡时造成成本较高。

实用新型内容

有鉴于此，本公开提出了一种多路采集卡，可以有效降低服务器成本。

根据本申请的一方面，提供了一种多路采集卡，包括：控制器、存储模块、电源模块、PCIE接口、多路第一接口芯片和多路第二接口芯片；

其中，多路所述第一接口芯片并行设置；且

各所述第一接口芯片均配置有双向信号接口、第一差分信号输入接口、第一差分信号输出接口和发送接收控制接口；

其中，所述双向信号接口用于连接电缆接收SDI信号和ASI信号；所述第一差分信号输入接口，用于接收所述控制器输出的控制信号；

所述第一差分信号输出接口与所述控制器电连接，用于输出ASI差分信号或SDI差分信号至所述控制器；

所述发送接收控制接口与所述控制器电连接，用于控制所述第一接口芯片的工作模式；

各所述第二接口芯片均配置有线缆输入接口和第二差分信号输出接口；

其中，所述线缆输入接口用于接收SDI信号；所述第二差分信号输出接口与所述控制器电连接，用于输出SDI高速差分信号至所述控制器；

所述存储模块通过总线与所述控制器电连接，用于存储所述控制器输出的数据；

所述PCIE接口与所述控制器电连接，用于进行所述控制器与上位机之间的数据传输；

所述电源模块分别与各所述第一接口芯片、各所述第二接口芯片、所述控制器和所述存储模块电连接，用于对各所述第一接口芯片、各所述第二接口芯片、所述控制器和所述存储模块提供工作电压。

在一种可能的实现方式中，所述第一接口芯片的个数为4个，所述第二接口芯片的个数为4个。

在一种可能的实现方式中，所述第一接口芯片为LMH0387芯片。

在一种可能的实现方式中，所述第二接口芯片为LMH0384芯片。

在一种可能的实现方式中，所述控制器为FPGA芯片；

所述FPGA芯片配置有芯片控制接口、ASI接收输入接口、ASI发送输出接口、SDI接收输入接口和存储器接口；

其中，所述芯片控制接口与所述第一接口芯片的所述发送接收控制接口电连接；

所述ASI接收输入接口与所述第一接口芯片的所述第一差分信号输出接口电连接；

所述ASI发送输出接口与所述第一接口芯片的所述第一差分信号输入接口电连接；

所述SDI接收输入接口与所述第二接口芯片的所述第二差分信号输出接口电连接；

所述存储器接口与所述存储模块电连接。

在一种可能的实现方式中，所述存储模块包括多片内存；多片所述内存并联连接。

在一种可能的实现方式中，所述内存的个数为4片，且所述内存为DDR3 芯片。

在一种可能的实现方式中，所述电源模块包括多路电压转换电路；

多路所述电压转换电路的输入端均电连接至供电电源，多路所述电压转换电路的输出端分别电连接至所述第一接口芯片、所述第二接口芯片、所述控制器和所述存储模块。

在一种可能的实现方式中，所述电压转换电路包括第一电压转换电路、第二电压转换电路、第三电压转换电路、第四电压转换电路、第五电压转换电路、第六电压转换电路和第七电压转换电路；

其中，所述第一电压转换电路包括第一降压转换器；所述第一降压转换器的输入端电连接至所述供电电源，所述第一降压转换器的输出端与所述控制器的收发器电连接；

所述第二电压转换电路包括第二降压转换器；所述第二降压转换器的输入端电连接至所述供电电源，所述第二降压转换器的输出端与所述控制器电连接，用于为所述控制器提供辅助电压；

所述第三电压转换电路包括第三降压转换器；所述第三降压转换器的输入端电连接至所述供电电源，所述第三降压转换器的输出端与所述存储模块电连接；

所述第四电压转换电路包括第四降压转换器和第一稳压器；所述第四降压转换器的输入端电连接至所述供电电源，所述第四降压转换器的输出端电连接所述第一稳压器的输入端，所述第一稳压器的输出端与所述存储模块和所述控制器电连接；

所述第五电压转换电路包括第五降压转换器；所述第五降压转换器的输入端电连接至所述供电电源，所述第五降压转换器的输出端电连接所述控制器，用于给所述控制器提供内核电压；

所述第六电压转换电路包括第六降压转换器；所述第六降压转换器的输入端电连接至所述供电电源，所述第六降压转换器的输出端电连接所述控制器，用于给所述控制器的收发器提供供电电压；

所述第七电压转换电路包括第七降压转换器和第二稳压器；所述第七降压转换器的输入端电连接至所述供电电源，所述第七降压转换器的输出端电连接所述第二稳压器的输入端，所述第二稳压器的输出端电连接所述第一接口芯片和所述第二接口芯片。

根据本申请的另一方面，还提供了一种服务器，包括前面任一所述的多路采集卡。

本申请提供的多路采集卡通过配置多路第一接口芯片和多路第二接口芯片，并对各路第一接口芯片配置双向信号接口，通过双向信号接口连接电缆以接收SDI信号和ASI信号，对各路第二接口芯片配置线缆输入接口，从而实现标清、HD、SDI信号以及广电ASI标准信号的采集。同时，还对各第一接口芯片配置第一差分信号输出接口，对各第二接口芯片配置第二差分信号输出接口，以实现ASI信号和SDI信号的发送。从而使得多路采集卡可以同时采集多路不同形式的信号，并将采集到的信号传输至控制器，实现信号的采集处理功能。相较于相关技术中的采集卡只能实现1路、2路或4路信号的采集方式，有效提高了信号采集的路数，从而在服务器需要进行多路不同形式的信号采集时，只需要配置一张多路采集卡即可，不需要再配置多张采集卡，这也就有效降低了信号采集成本。

根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。

附图说明

包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。

图1示出本申请实施例的多路采集卡的电路结构图；

图2示出本申请实施例的多路采集卡中的第一接口芯片的结构图；

图3示出本申请实施例的多路采集卡中的第一接口芯片执行写操作时的控制时序图；

图4示出本申请实施例的多路采集卡中的第一接口芯片执行读操作时的控制时序图；

图5示出本申请实施例的多路采集卡中的第二接口芯片的结构图；

图6示出本申请实施例的多路采集卡中的控制器芯片的结构图；

图7示出本申请实施例的多路采集卡中的控制器芯片上电加载主程序时的时序图；

图8示出本申请实施例的多路采集卡中的控制器芯片所配置的JIAG接口的时序图；

图9示出本申请实施例的多路采集卡中的存储模块的电路结构图；

图10示出本申请实施例的多路采集卡中的电源模块的电路结构图。

具体实施方式

以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。

在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。

另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。

图1示出根据本公开一实施例的多路采集卡100的电路结构图。如图1所示，该多路采集卡100包括控制器110、存储模块120、电源模块130、PCIE 接口140、多路第一接口芯片150和多路第二接口芯片160。

其中，多路第一接口芯片150并行设置，并且各第一接口芯片150均配置有双向信号接口、第一差分信号输入接口和第一差分信号输出接口。双向信号接口用于连接电缆以接收SDI信号和ASI信号，第一差分信号输入接口则用于接收控制器110输出的控制信号，第一差分信号输出接口与控制器110电连接，用于输出ASI差分信号或SDI差分信息至控制器110。

同时，在本申请实施例的多路采集卡100中，第一接口芯片150还配置有发送接收控制接口，该发送接收控制接口与控制器110电连接，用于控制第一接口芯片150的工作模式。此处，需要说明的是，第一接口芯片150的工作模式包括有接收模式和发送模式。接收模式指的是第一接口芯片150接收控制器110输出的信号，发送模式则指的是第一接口芯片150向控制器110发送信号。

各第二接口芯片160均配置有线缆输入接口和第二差分信号输出接口。其中，线缆输入接口用于接收SDI信号，第二差分信号输出接口则与控制器 110电连接，用于输出SDI高速差分信号至控制器110。

存储模块120通过总线与控制器110电连接，用于存储控制器110输出的数据。PCIE接口140则与控制器110电连接，用于进行控制器110与上位机之间的数据传输。电源模块130分别与各第一接口芯片150、各第二接口芯片160、控制器110和存储模块120电连接，用于对各第一接口芯片150、各第二接口芯片160、控制器110和存储模块120提供工作电压。

由此，本申请实施例的多路采集卡100通过配置多路第一接口芯片150和多路第二接口芯片160，并对各路第一接口芯片150配置双向信号接口，通过双向信号接口连接电缆以接收SDI信号和ASI信号，对各路第二接口芯片160 配置线缆输入接口，从而实现标清、HD、SDI信号以及广电ASI标准信号的采集。同时，还对各第一接口芯片150配置第一差分信号输出接口，对各第二接口芯片160配置第二差分信号输出接口，以实现ASI信号和SDI信号的发送。从而使得多路采集卡100可以同时采集多路不同形式的信号，并将采集到的信号传输至控制器110，实现信号的采集处理功能。相较于相关技术中的采集卡只能实现1路、2路或4路信号的采集方式，有效提高了信号采集的路数，从而在服务器需要进行多路不同形式的信号采集时，只需要配置一张多路采集卡100即可，不需要再配置多张采集卡，这也就有效降低了信号采集成本。

在一种可能的实现方式中，参阅图1，在本申请的多路采集卡100中，第一接口芯片150的个数可以为4个，第二接口芯片160的个数同样设置为4个。即，第一接口芯片150设置有四路，第二接口芯片160同样设置四路，从而使得本申请的多路采集卡100能够实现8路信号的采集。

进一步的，在本申请的多路采集卡100中，第一接口芯片150和第二接口芯片160均为信号电缆均衡模块，其作用是平衡输入信号的强度，将单端输入信号转换成差分信号输出，同时还可以调整电压和信号的电平，使信号经过长电缆后的衰减得到补偿，从而使得信号的强度能够达到解码的要求。同时，第一接口芯片150和第二接口芯片160还可以隔离外部信号和内部信号，使外部信号存在严重的EMC和EMI的情况时，不会造成控制器110的损坏。

由此，基于上述的第一接口芯片150和第二接口芯片160的功能，在本申请的多路采集卡100中，第一接口芯片150可以采用LMH0387芯片来实现。第二接口芯片160可以采用LMH0384芯片来实现。

参阅图2，在采用LMH0387芯片来实现第一接口芯片150时，第一接口芯片150用以接收SDI信号和ASI信号，发送ASI信号。其中，LMH0387芯片完成SDI信号和ASI信号的接收功能时，SDI信号和ASI信号通过同轴线缆传输，并把单端高速同轴信号转换成差分信号，同时增强接收信号的强度，保证信号长距离传输后还能被正确解调。

同时，参阅图2，LMH0387芯片还配置有一个LED指示接口，在LMH0387 芯片处于接收模式时用于指示有信号或无信号，处于发送模式时用于指示发送状态。

此外，在本申请的多路采集卡100中，采用LMH0387芯片实现第一接口芯片150时，双向信号接口用于连接电缆，第一差分信号输入接口用于连接 ASI输出信号，第一差分信号输出接口则用于连接切换电路，在需要ASI信号时通过切换电路切换至ASI接收端，在需要SDI信号时则通过切换电路切换至 SDI接收端，从而实现ASI信号和SDI信号两种不同形式的信号的接收。此处，需要说明的是，切换电路可以采用本领域的常规切换电路来实现，因此此处不再进行赘述。

同时，参阅图2，LMH0387芯片还配置有SPI接口和发送接收控制接口。 SPI接口由4根线组成，分别为：CS、MISO、MOSI和SCK。参阅图3和图4，为LMH0387芯片的SPI接口在执行写操作和读操作时的时序图。发送接收控制接口则用来控制LMH0387芯片的发送和接收功能。在管脚拉高时， LMH0387芯片为发送状态，在管脚拉低时，LMH0387芯片为接收状态。

参阅图5，为采用LMH0384芯片实现第二接口芯片160时，LMH0384芯片配置的接口电路结构图。其中，LMH0384芯片为单路SDI接收芯片，主要用于实现SDI信号的接收。LMH0384芯片通过把单端高速同轴信号转换成差分信号，同时增强接收信号的强度，保证信号长距离传输后还能被正确解调。

同时，LMH0384芯片也配置有一个LED指示接收，用于在接收信号时指示有信号或无信号。并且，LMH0384芯片所配置的线缆输入接口和一对差分信号输出接口(即，第二差分信号输出接口)，兼容SDI多种协议，线缆输入接口接收从远处发送过来的SDI信号，第二差分信号输出接口用于输出平衡好的SDI高速差分信号，并电连接至控制器110的输入端以将输出的SDI高速差分信号传输至控制器110。另外，还需要指出的是，LMH0384芯片同时还配置有一个SPI接口，该SPI接口同样由4根线组成，分别为：CS、MISO、 MOSI和SCK。该SPI接口的控制时序图可参考图3和图4，此处不再进行赘述。

此外，还需要说明的是，在本申请的多路采集卡100中，控制器110、存储模块120、电源模块130、PCIE接口140、多路第一接口芯片150和多路第二接口芯片160均集成到一张板卡上。因此，第一接口芯片150和第二接口芯片 160到控制器110的PCB走线需要进行特别设置。在设置第一接口芯片150和第二接口芯片160到控制器110的PCB走线时，由于SDI信号的最高频率为3G，频率很高，所以SDI信号要走差分信号，同时走线长度两根需要保持在4MIL 差距之内。同时，还要保持两线的差分阻抗为100欧姆。差分线连接控制器 110(如：FPGA芯片)的GTX接口，同时保持两组SDI信号距离在50MIL以上，以防止信号之间干扰。ASI信号最高频率为270M，也采用差分走线，差分线之间的阻抗为100欧姆。差分线连接控制器110(即，FPGA芯片)的LVDS 接口。

更进一步的，在本申请的多路采集卡100中，控制器110可以采用FPGA 芯片来实现。其中，FPGA芯片配置有芯片控制接口、ASI接收输入接口、 ASI发送输出接口、SDI接收输入接口和存储器接口。具体的，芯片控制接口与第一接口芯片150的发送接收控制接口电连接。ASI接收输入接口与第一接口芯片150的第一差分信号输出接口电连接。ASI发送输出接口与第一接口芯片150的第一差分信号输入接口电连接。SDI接收输入接口与第二接口芯片160的第二差分信号输出接口电连接。存储器接口与存储模块120电连接。

参阅图6，为采用FPGA芯片作为控制器110时，FPGA的电路结构图。其中，在一种可能的实现方式中，FPGA芯片具体可以包括以下几部分。

首先，FPGA芯片配置有发送接收控制接口。根据前面所述，板卡上配置有4片第一接口芯片150，这4片第一接口芯片150通过SPI接口与FOGA芯片相连接。在上电后，FPGA芯片通过SPI接口对4片第一接口芯片150进行配置。 4路第一接口芯片150的发送和接收控制端由FPGA芯片控制4路第一接口芯片150工作在接收模式还是工作在发送模式。

其次，FPGA芯片配置有4路ASI接收输入接口，输入是LVDS25接口，接口电平是2.5V，电器规范符合LVDS接口规范，需要用到FPGA芯片的4路 LVDS输入接口，最高频率为270M，输入阻抗差分100欧姆。

进一步的，FPGA芯片还配置有4路ASI发送输出接口。输出是LVDS25 接口，接口电平为2.5V，电器规范符合LVDS接口规范，需要用到FPGA芯片的4路LVDS输出接口，最高频率为270M，输入阻抗差分100欧姆。在第一接口芯片150的接收端，端接100欧姆电阻。

另外，FPGA芯片还配置有8路SDI接收输入接口，输入连接FPGA芯片的 GTX接口。在FPGA芯片中，只有GTX接口能输入3G模式，所以3GSDI信号都连接到GTX接口。GTX接口输入最高6G模式，接口电平0.75V，符合高速LVDS接口标准，输入阻抗差分100欧姆。

同时，还需要说明的是，在本申请的多路采集卡100中，在采用FPGA芯片作为控制器110时，还对应配置有程序存储芯片。其中，程序存储芯片主要是用于存储FPGA芯片的主程序。如：程序存储芯片可以采用N25Q128芯片来实现。在采用N25Q128芯片作为程序存储芯片时，N25Q128芯片通过6 根线与FPGA芯片连接，分别为：CCLK、CS、D0、D1、D2和D3。参阅图7，为N25Q128芯片上电加载时的时序图。在程序加载完成之后，FPGA芯片即可开始运行。

此外，在本申请的多路采集卡100中，还配置有JTAG接口。JTAG接口用于与FPGA芯片进行通讯，以实现仿真和程序下载。其中，JTAG接口为一个通用接口，其遵循JTAG通讯协议。参阅图8，为JTAG时序图。

更进一步的，FPGA芯片还配置有指示LED。该指示LED用于指示FPGA 芯片程序加载状态。LED指示灯亮表明FPGA芯片程序加载正常，便于排除问题。

另外，在本申请的多路采集卡100中，FPGA芯片还设置有时钟和复位系统。其中，FPGA芯片总共有4个系统时钟，分别为27M、148.5M、200M和 PCIE_REFCLK。复位系统则由MAX811芯片组成。在上电时，MAX811芯片会延时产生一个复位信号，在电压过低时，MAX811也会产生复位信号，防止FPGA芯片在电压低时进入逻辑混乱状态。

此处，还需要指出的是，27M时钟是单端时钟，用来驱动ASI信号的接收和ASI信号的发送。148.5M是SDI信号接收时钟，是差分时钟，解码出各种SDI信号。200M时钟是差分时钟，是驱动DDR3芯片(即，存储模块120) 的时钟。PCIE_REFCLK是差分时钟，是PC机发送过来的时钟，用于PCIE通讯。

进一步的，PCIE通讯模块，分成两部分，一部分是slave端，在FPGA芯片上，master端在PC机上，两者通过PCIE插槽联接。其中，PCIE通讯模块通过PCIE2.0 X8模式运行，通过PCIE_REFCLK差分时钟同步，RX信号传输由8 组差分线组成，每一组的传输速率是5.0G，差分线要严格走线，两根线之间误差在4MIL内，8组差分线要等长处理，误差在200MIL以内。

TX信号传输由8组差分线组成，每一组的传输速率是5.0G，差分线严格走线，两根线之间误差在4MIL内，8组差分线等长处理，误差在200MIL以内。

PCIE_RESET信号用于完成slave端的复位操作，使多路采集卡100在PC 机在BIOS启动时，加载PCIE的低层驱动。

DDR3接口，分成主要的6组信号，地址线、64位数据线、BA页选择线、 DDR3控制组信号、差分时钟信号、复位信号。所有信号组合完成对DDR3 模块的操作。

更进一步的，在本申请的多路采集卡100中，根据前面对FPGA芯片的电路结构的描述，在一种可能的实现方式中，存储模块120则可以采用多片内存来实现。其中，多片内存采用并联方式连接。

更为具体的，参见图9，内存的片数可以为4片，并且每片内存可以采用 DDR3芯片来实现。其中，DDR3芯片的型号可以为MT41J128M16JT-125，最高频率为1600M，接口宽度为64bit。

其中，四片DDR3芯片并联组成一个存储模块120。4片DDR3芯片的地址、控制信号和时钟是并联的，布线时等长处理，并且要做VTT终端匹配，使信号能高速跳变，保证DDR3的频率。

同时，参阅图9，4片DDR3芯片的数据端分别引出，组成64BIT宽度的数据接口，保证数据的传输带宽。其中，由于DDR3芯片内部为数据端已经匹配了电阻，数据端不用接VTT匹配电路，由此可以减少布线的难度。

DDR3模块在上电时会复位，复位后会对模块进行验证，以保证DDR3 芯片工作正常。在验证成功后，FPGA芯片即可操作DDR3模块。

4片DDR3芯片的时钟信号是差分信号，它们是并联在DDR3芯片上，为保证时钟信号的稳定性，所以时钟信号必须在终端端接100欧姆保证信号的完整性，也可以上接VTT匹配电路。

另外，由于本申请的多路采集卡100中，电源模块130是给整个采集卡供电的电路模块，又由于采集卡中每个芯片的工作电压有所不同，因此在本申请的多路采集卡100中，电源模块130包括多路电压转换电路。其中，多路电压转换电路的输入端均电连接至供电电源(供电电源可为12V外接电源)，多路电压转换电路的输出端则分别电连接至板卡上的第一接口芯片150、第二接口芯片160、控制器110和存储模块120。

具体的，参见图10，在一种可能的实现方式中，电源模块130中的电压转换电路可以设置为7路，分别为：第一电压转换电路、第二电压转换电路、第三电压转换电路、第四电压转换电路、第五电压转换电路、第六电压转换电路和第七电压转换电路。其输出的电压共分为10种，分别为：1.2V、1.8V、 2.0V、1.5V、1.0V、3.3V、3.3SDI、VTT、REF。

其中，第一电压转换电路包括第一降压转换器。第一降压转换器的输入端电连接至供电电源，第一降压转换器的输出端与控制器110的收发器电连接。即，第一降压转换器可以采用TPS54627芯片来实现。其通过将外接12V 电源电压转换为1.2V电压，该1.2V电压是供电给FPGA芯片的MGTAVTT，是 FPGA芯片GTX收发器的电压，包括PCIE和SDI的收发器。

第二电压转换电路包括第二降压转换器。第二降压转换器的输入端电连接至供电电源，第二降压转换器的输出端与控制器110电连接，用于为控制器110提供辅助电压。即，第二降压转换器也可采用TPS54627芯片来实现。其通过将外接12V电源电压转换为1.8V电压，该1.8V电压是FPGA芯片的 VCCAUX电压，VCCAUX是FPGA芯片的辅助电压，是HP块的电压。

第三电压转换电路包括第三降压转换器。第三降压转换器的输入端电连接至供电电源，第三降压转换器的输出端与存储模块120电连接。即，第三降压转换器也可采用TPS54627芯片来实现。其通过将外接12V电源电压转换为2.0V电压，该2.0V电压是VCCAUX_IO电压，是DDR3 HP块的电压，可以是1.8或2.0V，取决于DDR3芯片的运行速度。

第四电压转换电路包括第四降压转换器和第一稳压器。其中，第四降压转换器的输入端电连接至供电电源，第四降压转换器的输出端电连接第一稳压器的输入端，第一稳压器的输出端与存储模块120和控制器110电连接。即，第四降压转换器采用TPS54627芯片来实现，第一稳压器采用TPS51200芯片来实现。其中，第四降压转换器将外接12V电源电压转换为1.5V电压，该1.5V 电压是DDR3(即，存储模块120)和FPGA芯片的DDR3接口电压。此处，需要指出的是，若DDR3采用的是低电压DDR3芯片，则第四降压转换器输出的电压要下降到1.35V。

同时，1.5V电压要通过TPS51200芯片产生两个电压，一个是DDR3_VTT，供给DDR3的地址、控制和时钟等信号，还有一个是DDR3_REF电压，供给 DDR3的REF引脚和K7芯片DDR3接口的REF引脚。

第五电压转换电路包括第五降压转换器。第五降压转换器的输入端电连接至供电电源，第五降压转换器的输出端电连接控制器110，用于给控制器 110提供内核电压。即，第五降压转换器同样采用TPS54627芯片来实现。通过该芯片将外接12V电源电压转换为1.0V电压，该1.0V核电压是FPGA芯片的内核电压，其用于驱动FPGA芯片是否工作。

第六电压转换电路包括第六降压转换器。第六降压转换器的输入端电连接至供电电源，第六降压转换器的输出端电连接控制器110，用于给控制器 110的收发器提供供电电压。即，第六降压转换器同样采用TPS54627芯片来实现。通过该芯片将外接12V电源电压转换为1.0V电压，该1.0V接口电压是 FPGA芯片的GTX收发器的供电电压，包括PCIE和SDI的收发器。

第七电压转换电路包括第七降压转换器和第二稳压器。第七降压转换器的输入端电连接至供电电源，第七降压转换器的输出端电连接第二稳压器的输入端，第二稳压器的输出端电连接第一接口芯片150和第二接口芯片160。即，第七降压转换器采用TPS54627芯片来实现，第二稳压器采用 SC4215ASTRT芯片来实现。其中，第七降压转换器输出的3.3V电压是整体数字IO部分的供电电压，主要供给FPGA芯片的IO_BANK。第二稳压器输出的3.3VSDI电压是LMH0387和LMH0384芯片的供电电压，因为SDI接口芯片频率高、信号幅度小，所以要把3.3V数字电压再过一级低电压LDO，使电源的谐波量变低。

由此，本申请实施例的多路采集卡100通过将上述各芯片集成到板卡上，实现了多路SDI信号和ASI信号的采集，解决了一套服务器配置多张采集卡的问题，从而有效降低了整机成本。

需要说明的是，尽管以图1至图10作为示例介绍了如上所述的多路采集卡100，但本领域技术人员能够理解，本公开应不限于此。事实上，用户完全可根据个人喜好和/或实际应用场景灵活设定各个电子芯片，只要能够满足多路不同信号的采集即可。

另外，基于前面任一所述的多路采集卡100，本申请还提供了一种服务器，该服务器包括前面任一所述的多路采集卡100。通过在服务器中配置前面任一所述的多路采集卡100，不仅有效解决了一套服务器配置多张采集卡的问题，同时还能够有效降低服务器的整机成本，安装调试方便。同时还使得服务器能够实现对多种格式的视频信号和ASI收发的兼容，从而使得服务器的应用范围更加广泛。

以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (10)

1.一种多路采集卡，其特征在于，包括：控制器、存储模块、电源模块、PCIE接口、多路第一接口芯片和多路第二接口芯片；

其中，多路所述第一接口芯片并行设置；且

各所述第一接口芯片均配置有双向信号接口、第一差分信号输入接口、第一差分信号输出接口和发送接收控制接口；

其中，所述双向信号接口用于连接电缆接收SDI信号和ASI信号；所述第一差分信号输入接口，用于接收所述控制器输出的控制信号；

所述第一差分信号输出接口与所述控制器电连接，用于输出ASI差分信号或SDI差分信号至所述控制器；

所述发送接收控制接口与所述控制器电连接，用于控制所述第一接口芯片的工作模式；

各所述第二接口芯片均配置有线缆输入接口和第二差分信号输出接口；

其中，所述线缆输入接口用于接收SDI信号；所述第二差分信号输出接口与所述控制器电连接，用于输出SDI高速差分信号至所述控制器；

所述存储模块通过总线与所述控制器电连接，用于存储所述控制器输出的数据；

所述PCIE接口与所述控制器电连接，用于进行所述控制器与上位机之间的数据传输；

所述电源模块分别与各所述第一接口芯片、各所述第二接口芯片、所述控制器和所述存储模块电连接，用于对各所述第一接口芯片、各所述第二接口芯片、所述控制器和所述存储模块提供工作电压。

2.根据权利要求1所述的多路采集卡，其特征在于，所述第一接口芯片的个数为4个，所述第二接口芯片的个数为4个。

3.根据权利要求1所述的多路采集卡，其特征在于，所述第一接口芯片为LMH0387芯片。

4.根据权利要求1所述的多路采集卡，其特征在于，所述第二接口芯片为LMH0384芯片。

5.根据权利要求1所述的多路采集卡，其特征在于，所述控制器为FPGA芯片；

所述FPGA芯片配置有芯片控制接口、ASI接收输入接口、ASI发送输出接口、SDI接收输入接口和存储器接口；

其中，所述芯片控制接口与所述第一接口芯片的所述发送接收控制接口电连接；

所述ASI接收输入接口与所述第一接口芯片的所述第一差分信号输出接口电连接；

所述ASI发送输出接口与所述第一接口芯片的所述第一差分信号输入接口电连接；

所述SDI接收输入接口与所述第二接口芯片的所述第二差分信号输出接口电连接；

所述存储器接口与所述存储模块电连接。

6.根据权利要求5所述的多路采集卡，其特征在于，所述存储模块包括多片内存；多片所述内存并联连接。

7.根据权利要求6所述的多路采集卡，其特征在于，所述内存的个数为4片，且所述内存为DDR3芯片。

8.根据权利要求1至7任一项所述的多路采集卡，其特征在于，所述电源模块包括多路电压转换电路；

多路所述电压转换电路的输入端均电连接至供电电源，多路所述电压转换电路的输出端分别电连接至所述第一接口芯片、所述第二接口芯片、所述控制器和所述存储模块。

9.根据权利要求8所述的多路采集卡，其特征在于，所述电压转换电路包括第一电压转换电路、第二电压转换电路、第三电压转换电路、第四电压转换电路、第五电压转换电路、第六电压转换电路和第七电压转换电路；

其中，所述第一电压转换电路包括第一降压转换器；所述第一降压转换器的输入端电连接至所述供电电源，所述第一降压转换器的输出端与所述控制器的收发器电连接；

所述第二电压转换电路包括第二降压转换器；所述第二降压转换器的输入端电连接至所述供电电源，所述第二降压转换器的输出端与所述控制器电连接，用于为所述控制器提供辅助电压；

所述第三电压转换电路包括第三降压转换器；所述第三降压转换器的输入端电连接至所述供电电源，所述第三降压转换器的输出端与所述存储模块电连接；

所述第四电压转换电路包括第四降压转换器和第一稳压器；所述第四降压转换器的输入端电连接至所述供电电源，所述第四降压转换器的输出端电连接所述第一稳压器的输入端，所述第一稳压器的输出端与所述存储模块和所述控制器电连接；

所述第五电压转换电路包括第五降压转换器；所述第五降压转换器的输入端电连接至所述供电电源，所述第五降压转换器的输出端电连接所述控制器，用于给所述控制器提供内核电压；

所述第六电压转换电路包括第六降压转换器；所述第六降压转换器的输入端电连接至所述供电电源，所述第六降压转换器的输出端电连接所述控制器，用于给所述控制器的收发器提供供电电压；

所述第七电压转换电路包括第七降压转换器和第二稳压器；所述第七降压转换器的输入端电连接至所述供电电源，所述第七降压转换器的输出端电连接所述第二稳压器的输入端，所述第二稳压器的输出端电连接所述第一接口芯片和所述第二接口芯片。

10.一种服务器，其特征在于，包括权利要求1至9任一项所述的多路采集卡。

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