CN112054818A - Sdi和asi信号采集发送设备 - Google Patents

Abstract

本申请公开了一种SDI和ASI信号采集发送设备，该SDI和ASI信号采集发送设备包括第一收发模块、第二收发模块、第三收发模块、第四收发模块、FPGA和传输接口，第一收发模块的输入输出端与FPGA的第一输入输出端电连接，第二收发模块的输入输出端与FPGA的第二输入输出端电连接，第三收发模块的输入输出端与FPGA的第三输入输出端电连接，第四收发模块的输入输出端与FPGA的第四输入输出端电连接，FPGA的第五输入输出端与传输接口电连接，从而可以通过一个FPGA采集多路信号，并降低了整机成本，安装调试方便，降低了人力成本。

Description

SDI和ASI信号采集发送设备

技术领域

本公开涉及数据传输技术领域，尤其涉及一种SDI和ASI信号采集发送设备。

背景技术

目前国内现有技术4K SDI和ASI信号采集基本都是分开的，没有办法在同一个产品上实现多种功能的应用。在单个产品上实现4K SDI和ASI信号采集的产品还未出现。

发明内容

有鉴于此，本公开提出了一种SDI和ASI信号采集发送设备，包括：第一收发模块、第二收发模块、第三收发模块、第四收发模块、FPGA和传输接口；

所述第一收发模块的输入输出端与所述FPGA的第一输入输出端电连接；

所述第二收发模块的输入输出端与所述FPGA的第二输入输出端电连接；

所述第三收发模块的输入输出端与所述FPGA的第三输入输出端电连接；

所述第四收发模块的输入输出端与所述FPGA的第四输入输出端电连接；

所述FPGA的第五输入输出端与所述传输接口电连接；

所述传输接口适用于与主机电连接；

所述第一收发模块、所述第二收发模块、所述第三收发模块和所述第四收发模块均可以采集一路SDI信号或ASI信号，并将所述SDI信号和/或所述ASI信号传送至所述FPGA进行处理，所述FPGA将处理后的SDI信号和/或所述ASI信号通过传输接口传送至所述主机。

在一种可能的实现方式中，所述第一收发模块包括第一SDI接口、第一SDI均衡器和第一切换芯片；

所述第一SDI接口与所述第一SDI均衡器的输入输出端电连接；

所述第一均衡器的输出端与所述FPGA电连接。

在一种可能的实现方式中，所述第一SDI接口为12G-SDI接口；

所述第一SDI均衡器为12G-SDI均衡器；

所述第一切换芯片为12G切换芯片。

在一种可能的实现方式中，还包括存储模块；

所述存储模块与所述FPGA通信连接；用于存储所述FPGA运行的代码。

在一种可能的实现方式中，所述传输接口为PCIe接口。

在一种可能的实现方式中，还包括缓存模块；

所述缓存模块的输入输出端与所述FPGA的第五输入输出端电连接；

用于缓存所述SDI信号和/或所述ASI信号。

在一种可能的实现方式中，所述缓存模块为DDR3芯片。

在一种可能的实现方式中，还包括电源转换模块；

所述电源转换模块的输入端适用于与所述外部电源电连接；

所述电源转换模块包括多个输出端；

多个所述输出端与所述FPGA的多个电源输入端对应电连接；用于对所述FPGA上的各模块供电。

在一种可能的实现方式中，所述第二收发模块包括第二SDI接口、第二SDI均衡器和第二切换芯片；

所述第二SDI接口与所述第二SDI均衡器的输入输出端电连接；

所述第二均衡器的输出端与所述FPGA电连接；

所述第二SDI接口为3G-SDI接口；

所述第二SDI均衡器为3G-SDI均衡器；

所述第二切换芯片为3G切换芯片。

在一种可能的实现方式中，所述FPGA的ASI发送端与所述第二均衡器的输入端电连接。

通过包括第一收发模块、第二收发模块、第三收发模块、第四收发模块、FPGA和传输接口，第一收发模块的输入输出端与FPGA的第一输入输出端电连接，第二收发模块的输入输出端与FPGA的第二输入输出端电连接，第三收发模块的输入输出端与FPGA的第三输入输出端电连接，第四收发模块的输入输出端与FPGA的第四输入输出端电连接，FPGA的第五输入输出端与传输接口电连接，传输接口适用于与主机电连接，第一收发模块、第二收发模块、第三收发模块和第四收发模块均可以采集一路SDI信号或ASI信号，并将SDI信号和/或ASI信号传送至FPGA进行处理，FPGA将处理后的SDI信号和/或ASI信号通过传输接口传送至主机，从而可以通过一个FPGA采集多路信号，并降低了整机成本，安装调试方便，降低了人力成本。

根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。

附图说明

包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。

图1示出本公开实施例的SDI和ASI信号采集发送设备的示意图；

图2示出本公开实施例的SDI和ASI信号采集发送设备的第一原理图；

图3示出本公开实施例的SDI和ASI信号采集发送设备的第二原理图；

图4示出本公开实施例的SDI和ASI信号采集发送设备的DMA模块接收示意图；

图5示出本公开实施例的SDI和ASI信号采集发送设备的DMA模块发送示意图。

具体实施方式

以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。

在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。

另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。

图1示出根据本公开一实施例的SDI和ASI信号采集发送设备的示意图。如图1所示，该SDI和ASI信号采集发送设备包括：

第一收发模块110、第二收发模块120、第三收发模块130、第四收发模块140、FPGA150和传输接口160，第一收发模块110的输入输出端与FPGA150的第一输入输出端电连接，第二收发模块120的输入输出端与FPGA150的第二输入输出端电连接，第三收发模块130的输入输出端与FPGA150的第三输入输出端电连接，第四收发模块140的输入输出端与FPGA150的第四输入输出端电连接，FPGA150的第五输入输出端与传输接口160电连接，传输接口160适用于与主机电连接，第一收发模块110、第二收发模块120、第三收发模块130和第四收发模块140均可以采集一路SDI信号或ASI信号，并将SDI信号和/或ASI信号传送至FPGA150进行处理，FPGA150将处理后的SDI信号和/或ASI信号通过传输接口160传送至主机。

通过包括第一收发模块110、第二收发模块120、第三收发模块130、第四收发模块140、FPGA150和传输接口160，第一收发模块110的输入输出端与FPGA150的第一输入输出端电连接，第二收发模块120的输入输出端与FPGA150的第二输入输出端电连接，第三收发模块130的输入输出端与FPGA150的第三输入输出端电连接，第四收发模块140的输入输出端与FPGA150的第四输入输出端电连接，FPGA150的第五输入输出端与传输接口160电连接，传输接口160适用于与主机电连接，第一收发模块110、第二收发模块120、第三收发模块130和第四收发模块140均可以采集一路SDI信号或ASI信号，并将SDI信号和/或ASI信号传送至FPGA150进行处理，FPGA150将处理后的SDI信号和/或ASI信号通过传输接口160传送至主机，从而可以通过一个FPGA150采集多路信号，并降低了整机成本，安装调试方便，降低了人力成本。

具体的，参见图1，在一种可能的实现方式中，第一收发模块110包括第一SDI接口、第一SDI均衡器和第一切换芯片，其中，第一均衡器的型号为LMH1297，第一SDI接口与第一SDI均衡器的输入输出端电连接，第一均衡器的输出端与FPGA150电连接。第一SDI接口为12G-SDI接口，第一SDI均衡器为12G-SDI均衡器，第一切换芯片为12G切换芯片。

进一步的，参见图1，在一种可能的实现方式中，第二收发模块120包括第二SDI接口、第二SDI均衡器和第二切换芯片，其中，第二均衡器的型号为LMH0387，第二SDI接口与第二SDI均衡器的输入输出端电连接，第二均衡器的输出端与FPGA150电连接，第二SDI接口为3G-SDI接口，第二SDI均衡器为3G-SDI均衡器，第二切换芯片为3G切换芯片。

进一步的，参见图1，在一种可能的实现方式中，第三收发模块130包括第三SDI接口、第三SDI均衡器和第三切换芯片，其中，第三均衡器的型号为LMH0387，第三SDI接口与第三SDI均衡器的输入输出端电连接，第三均衡器的输出端与FPGA150电连接，第三SDI接口为3G-SDI接口，第三SDI均衡器为3G-SDI均衡器，第三切换芯片为3G切换芯片。

进一步的，参见图1，在一种可能的实现方式中，第四收发模块140包括第四SDI接口、第四SDI均衡器和第四切换芯片，其中，第四均衡器的型号为LMH0387，第四SDI接口与第四SDI均衡器的输入输出端电连接，第四均衡器的输出端与FPGA150电连接，第四SDI接口为3G-SDI接口，第四SDI均衡器为3G-SDI均衡器，第四切换芯片为3G切换芯片。

这样，就可以使本公开的SDI和ASI信号采集发送设备采集4K视频信号，其中，包括两种传输方式，第一种传输方式是通过第一收发模块110直接完成对4K视频信号的采集，即，第一收发模块110的12G-SDI接口采集一路4K视频信号，将4K视频信号传输到12G-SDI均衡器，完成远距离12G-SDI信号的重新处理，因12G-SDI信号经过远距离传输，信号衰减厉害，直接不能完成信号解调，所以要通过均衡器完成信号的重整，使信号幅度在正常解调范围之内，接着将4K视频信号传输到12G切换芯片，完成SDI和ASI信号的切换，由于SDI信号是从FPGA150的GTX引脚进入，而ASI信号是从FPGA150的LVDS引脚进入，如果并联相接，LVDS引脚的阻抗属性会严重拉低SDI信号质量，使SDI信号没有办法解调，所以要通过12G切换芯片完成SDI和ASI信号的选择。

在另一种可能的实现方式中，第一收发模块110、第二收发模块120、第三收发模块130和第四收发模块140均采集一路3G-SDI信号，然后将信号发送到FPGA150，FPGA150对第一收发模块110、第二收发模块120、第三收发模块130和第四收发模块140的3G-SDI信号进行拼接，实现对4K信号的采集，其中，第一收发模块110、第二收发模块120、第三收发模块130和第四收发模块140在采集3G-SDI信号时，和第一收发模块110采集12G-SDI信号时的方式相同，此处不再赘述。

进一步的，参见图2，当SDI信号通过FPGA150的GTX引脚输入后，会进入解调模块把串行数据解调成BT1120协议的并行数据进行传输，12G-SDI信号会解调成4路BT1120，保证输入信号的带宽，BT1120信号时钟最高297M。解调模块输出的BT1120信号进入视频数据提取模块来完成视频信号的提取工作，其中，BT1120协议由“定时基准码”“行消隐区”“定时基准码”“有效像素”组成，而构成图像的是有效像素部份，视频数据提取模块就是用来完成把有效像素从BT1120数据中提取出来，并按照一定的规律输出的功能。音频数据提取模块把BT1120数据中的音频数据部份提取出来，并合并成一定数据格式，然后通过接口送出。音频数据格式以辅助数据标志开头，然后分多个通道，最多16个通道，支持8路立体音频，每一路根据数据标识、数据块号、数据计数来提取后边的音频数据，音频数据提取出来后，再串并转换，转换成FIFO能够接受的数据。当数据提取出来后，会送入后级的FIFO内，分视频数据FIFO和音频数据FIFO，这种FIFO会完成时钟域的转换，SDI的接收时钟为297M/148.5M/74.25M这三种，而后级DDR3存储时钟为200M，明显是异步时钟问题，因时钟频率比较高，所以采用异步FIFO进行跨时钟域数据交换。FIFO对后级输出时有空满标志和存储的数据计数信号，通过这些信号可以保证数据能完整的传输到DDR3存储器。

在一种可能的实现方式中，FPGA150的ASI发送端与第二均衡器的输入端电连接。举例来说，可以从主机通过PCIe接口向FPGA150发送ASI信号，然后FPGA150将ASI信号发送至任意一个收发模块。

进一步的，参见图1，在一种可能的实现方式中，还包括存储模块，存储模块与FPGA150通信连接，用于存储FPGA150运行的代码。举例来说，存储模块为FLASH存储，FLASH存储来完成FPGA150内部RTL代码的存储，在FPGA150上电时RTL代码会加载到FPGA150内部运行。

进一步的，参见图1，在一种可能的实现方式中，传输接口160为PCIe接口，举例来说，PCIe接口即PCB板输出的金手指接口，与PC机的PCIE接口相连，完成PCIE2.0X4数据的收发工作。内部连接FPGA150的GTX管脚，通过GTX管脚接通FPGA150核心的PCIE硬核。PCIE接口还包括DMA传输模块，功能是把所要上传的数据，打成TLP包，通过PCIE接口，发送给PC机，把PC机下发的TLP包，解包，解析出数据，传输给FIFO模块，参见图4和图5，图4是MDA接口的接收时序图，图5是DMA接口模块的发送时序图，其中，发送通道是用来发送采集的SDI和ASI数据的，在PC机上，SDI和ASI数据会通过驱动分开传输。接收通道是用来接收ASI发送的数据，4路ASI发送的数据，通过统一的DMA进行接收，在写入DDR3芯片时，通过地址分开存储。

进一步的，本公开的SDI和ASI信号采集发送设备还有BOOT升级模式，可以根据工程需要，FPGA150中的程序会有远程升级需求，用来保证在板卡出现软件问题时，可以在远程对板卡进行用户程序升级，使机器能恢复到正常状态，同时也能在固件有一些问题时，及时给用户升级弥补漏洞，具体的，升级数据是驱动通过PCIE接口下发给BOOT升级模块，BOOT升级模块在进入升级状态时，会屏蔽所有采集模块工作，直接刷写板上FLASH芯片，同时控制驱动使用户程序按照一定有速率下发，完成FLASH芯片的烧写工作，再重新启动PC机，就能完成用户固件的替换工作。

进一步的，参见图1，在一种可能的实现方式中，还包括缓存模块180，缓存模块180的输入输出端与FPGA150的第五输入输出端电连接，用于缓存SDI信号和/或ASI信号。举例来说，缓存模块180包括两片DDR3芯片，其存储大小共512M，当存储4路1080P图像时，每路存储空间为128M，可以存储32帧1080P图像，当存储1路4K图像时，整个DDR3模块可以存储32帧4K图像，在传输视频信号时，使PC机上层软件接收图像时没有太大的压力。具体的，参见图2，DDR3芯片中包括DDR3写仲裁模块，这个模块完成的功能是把SDI、ASI所有需要存储的数据按照需求全部存储到DDR3芯片内部，DDR3写仲裁模块是通过排队方式把SDI数据写进内存的，要保证DDR3写速度比4路SDI的接收速度快，才能保证所有数据不丢失。每一路SDI数据写入后会有一定时间间隔，保证每一路数据正常写入。当DDR3读仲裁模块在工作时，以写优先，当数据需要写时，会及时停止读操作，等写操作完成后，才能再读。SDI和ASI信号写入通过选择端切换，地址在切换后重新计算。SDI每一路有128M存储空间，每一帧4M存储空间，总共存储32帧。ASI接收因为速度慢，所以数据总存储空间改为4M。ASI发送的数据也会通过写模块写入DDR3芯片，ASI发送因为数据速率慢，所以每一帧存储空间为512K，总共32帧，保证数据在DDR3内部延时要小。

进一步的，DDR3芯片还包括DDR3接口IP核，DDR3接口IP核是驱动外部两片DDR3芯片的接口模块，因驱动DDR3芯片需要复杂的接口协议，所以必须通过FPGA150生成一个DDR3的接口模块，使DDR3的复杂协议转变为相对简单操作的读写接口。

进一步的，参见图2，DDR3芯片还包括DDR3读仲裁模块，DDR3读仲裁模块完成SDI和ASI数据读取和发送到PCIE内部FIFO的功能，读模块的功能是通过判断读开始信号，保持读状态，接收读结束信号完成对DDR3内部数据读取。在读的过程中通过判断是否有写操作，有写操作的话读模块会马上切断读操作，等待写操作完成，再继续完成读操作。SDI和ASI数据读取通过切换控制完成。SDI和ASI接收通过同一FIFO发送给PCIE，上传到PC机，FIFO大小32K，保证数据传输的连续性。

ASI发送数据的读取也是通过DDR3读仲裁模块，因ASI发送为4路，所以每一路的数据，会通过地址不同，分别读出，存储到4路FIFO内，为保证数据发送的连续性，所以每一路FIFO为32K。

另外的，FPGA150还包括JTAG接口，该用来调试RTL代码和烧写FPGA150芯片。

进一步的，参见图1，在一种可能的实现方式中，还包括电源转换模块170，电源转换模块170的输入端适用于与外部电源电连接，电源转换模块170包括多个输出端，多个输出端与FPGA150的多个电源输入端对应电连接，用于对FPGA150上的各模块供电。举例来说，外部电源的电压输入为12V，FPGA150的电压输出包括1.0V、1.05V、1.2V、1.8V、1.35V、2.5V和3.3V，其中，缓存模块180需要1.35V的电压接入，接口和均衡器需要3.3V，切换模块需要2.5V。

需要说明的是，尽管以上述各个实施例作为示例介绍了本公开的SDI和ASI信号采集发送设备如上，但本领域技术人员能够理解，本公开应不限于此。事实上，用户完全可根据个人喜好和/或实际应用场景灵活设定SDI和ASI信号采集发送设备，只要达到所需功能即可。

这样，通过包括第一收发模块110、第二收发模块120、第三收发模块130、第四收发模块140、FPGA150和传输接口160，第一收发模块110的输入输出端与FPGA150的第一输入输出端电连接，第二收发模块120的输入输出端与FPGA150的第二输入输出端电连接，第三收发模块130的输入输出端与FPGA150的第三输入输出端电连接，第四收发模块140的输入输出端与FPGA150的第四输入输出端电连接，FPGA150的第五输入输出端与传输接口160电连接，传输接口160适用于与主机电连接，第一收发模块110、第二收发模块120、第三收发模块130和第四收发模块140均可以采集一路SDI信号或ASI信号，并将SDI信号和/或ASI信号传送至FPGA150进行处理，FPGA150将处理后的SDI信号和/或ASI信号通过传输接口160传送至主机，从而可以通过一个FPGA150采集多路信号，并降低了整机成本，安装调试方便，降低了人力成本。

以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (10)

1.一种SDI和ASI信号采集发送设备，其特征在于，包括：第一收发模块、第二收发模块、第三收发模块、第四收发模块、FPGA和传输接口；

所述第一收发模块的输入输出端与所述FPGA的第一输入输出端电连接；

所述第二收发模块的输入输出端与所述FPGA的第二输入输出端电连接；

所述第三收发模块的输入输出端与所述FPGA的第三输入输出端电连接；

所述第四收发模块的输入输出端与所述FPGA的第四输入输出端电连接；

所述FPGA的第五输入输出端与所述传输接口电连接；

所述传输接口适用于与主机电连接；

所述第一收发模块、所述第二收发模块、所述第三收发模块和所述第四收发模块均可以采集一路SDI信号或ASI信号，并将所述SDI信号和/或所述ASI信号传送至所述FPGA进行处理，所述FPGA将处理后的SDI信号和/或所述ASI信号通过传输接口传送至所述主机。

2.根据权利要求1所述的SDI和ASI信号采集发送设备，其特征在于，所述第一收发模块包括第一SDI接口、第一SDI均衡器和第一切换芯片；

所述第一SDI接口与所述第一SDI均衡器的输入输出端电连接；

所述第一均衡器的输出端与所述FPGA电连接。

3.根据权利要求2所述的SDI和ASI信号采集发送设备，其特征在于，所述第一SDI接口为12G-SDI接口；

所述第一SDI均衡器为12G-SDI均衡器；

所述第一切换芯片为12G切换芯片。

4.根据权利要求1所述的SDI和ASI信号采集发送设备，其特征在于，还包括存储模块；

所述存储模块与所述FPGA通信连接；用于存储所述FPGA运行的代码。

5.根据权利要求1所述的SDI和ASI信号采集发送设备，其特征在于，所述传输接口为PCIe接口。

6.根据权利要求1所述的SDI和ASI信号采集发送设备，其特征在于，还包括缓存模块；

所述缓存模块的输入输出端与所述FPGA的第五输入输出端电连接；

用于缓存所述SDI信号和/或所述ASI信号。

7.根据权利要求6所述的SDI和ASI信号采集发送设备，其特征在于，所述缓存模块为DDR3芯片。

8.根据权利要求1所述的SDI和ASI信号采集发送设备，其特征在于，还包括电源转换模块；

所述电源转换模块的输入端适用于与所述外部电源电连接；

所述电源转换模块包括多个输出端；

多个所述输出端与所述FPGA的多个电源输入端对应电连接；用于对所述FPGA上的各模块供电。

9.根据权利要求1所述的SDI和ASI信号采集发送设备，其特征在于，所述第二收发模块包括第二SDI接口、第二SDI均衡器和第二切换芯片；

所述第二SDI接口与所述第二SDI均衡器的输入输出端电连接；

所述第二均衡器的输出端与所述FPGA电连接；

所述第二SDI接口为3G-SDI接口；

所述第二SDI均衡器为3G-SDI均衡器；

所述第二切换芯片为3G切换芯片。

10.根据权利要求9所述的SDI和ASI信号采集发送设备，其特征在于，所述FPGA的ASI发送端与所述第二均衡器的输入端电连接。

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