JPH04291787A - 両面実装回路装置 - Google Patents
両面実装回路装置Info
- Publication number
- JPH04291787A JPH04291787A JP3056756A JP5675691A JPH04291787A JP H04291787 A JPH04291787 A JP H04291787A JP 3056756 A JP3056756 A JP 3056756A JP 5675691 A JP5675691 A JP 5675691A JP H04291787 A JPH04291787 A JP H04291787A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit board
- printed circuit
- circuit device
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000015654 memory Effects 0.000 claims abstract description 35
- 230000008054 signal transmission Effects 0.000 abstract description 5
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は両面実装回路装置に係り
、特に複数のメモリーＩＣ素子がプリント回路基板の両
面にそれぞれ搭載・実装された両面実装回路装置の改良
に関する。
、特に複数のメモリーＩＣ素子がプリント回路基板の両
面にそれぞれ搭載・実装された両面実装回路装置の改良
に関する。
【０００３】
【従来の技術】従来からたとえば電子手帳のように、メ
モリーＩＣ素子を記録素子ないし記憶素子として備えた
電子機器もしくは電子部品が実用に供されており、この
ような電子機器における高密度実装の手段として、表面
実装方式が採用されている。そして、前記表面実装方式
で実装される表面実装部品としては、図４に概略構成を
斜視的に示すように、メモリー素子本体がパッケージ１
内に収納され、かつ複数の正フォーミング形状に成形さ
れたリード２を有するメモリーＩＣ素子（ＩＣパッケー
ジ）３がある。
モリーＩＣ素子を記録素子ないし記憶素子として備えた
電子機器もしくは電子部品が実用に供されており、この
ような電子機器における高密度実装の手段として、表面
実装方式が採用されている。そして、前記表面実装方式
で実装される表面実装部品としては、図４に概略構成を
斜視的に示すように、メモリー素子本体がパッケージ１
内に収納され、かつ複数の正フォーミング形状に成形さ
れたリード２を有するメモリーＩＣ素子（ＩＣパッケー
ジ）３がある。
【０００４】ところで、前記構成の複数個のＩＣパッケ
ージ３を搭載・実装し、実装回路装置を構成するに当た
っては、図５に概念的に示すような配線パターン４およ
び接続用パッド５を主面に有するプリント回路基板６が
使用され、破線で囲んだ部分にＩＣパッケージ３が搭載
・実装される。しかして、通常の実装回路装置では、正
フォーミング形状に成形された各リード２が同じ位置関
係になるように、複数のＩＣパッケージ３がプリント回
路基板６の面上に搭載配置され、それぞれのリード２が
対応する接続用パッド５に接続されている。
ージ３を搭載・実装し、実装回路装置を構成するに当た
っては、図５に概念的に示すような配線パターン４およ
び接続用パッド５を主面に有するプリント回路基板６が
使用され、破線で囲んだ部分にＩＣパッケージ３が搭載
・実装される。しかして、通常の実装回路装置では、正
フォーミング形状に成形された各リード２が同じ位置関
係になるように、複数のＩＣパッケージ３がプリント回
路基板６の面上に搭載配置され、それぞれのリード２が
対応する接続用パッド５に接続されている。
【０００５】また、コンパクト化を図るため、複数のＩ
Ｃパッケージ３をプリント回路基板６の両面（両主面）
にそれぞれ実装する両面実装回路装置では、前記図５に
示すような導体パターン４および接続用パッド５が、両
面にそれぞれ形成されたプリント回路基板６が用いられ
る。
Ｃパッケージ３をプリント回路基板６の両面（両主面）
にそれぞれ実装する両面実装回路装置では、前記図５に
示すような導体パターン４および接続用パッド５が、両
面にそれぞれ形成されたプリント回路基板６が用いられ
る。
【０００６】
【発明が解決しようとする課題】しかし、前記構成の両
面実装回路装置においては、データバス、アドレスバス
の各信号伝送路を構成する配線パターン４の長さが長く
なるため、信号伝送の高速化などを充分に達成し得ない
という問題があった。しかも、プリント回路基板６の両
面において、配線パターン４が一方向（横方向）に連続
することになるため、他方向（縦方向）の配線パターン
（図示せず）の連続を遮ることになり、パターン設計の
自由度が制限されるという問題がある。
面実装回路装置においては、データバス、アドレスバス
の各信号伝送路を構成する配線パターン４の長さが長く
なるため、信号伝送の高速化などを充分に達成し得ない
という問題があった。しかも、プリント回路基板６の両
面において、配線パターン４が一方向（横方向）に連続
することになるため、他方向（縦方向）の配線パターン
（図示せず）の連続を遮ることになり、パターン設計の
自由度が制限されるという問題がある。
【０００７】本発明はこれらの問題を解決するためにな
されたもので、配線パターンの設定配置が行い易く、か
つ片面での配線パターンの長さが短縮され、信号伝送の
高速化などの性能の向上がなされた両面実装回路装置の
提供を目的する。
されたもので、配線パターンの設定配置が行い易く、か
つ片面での配線パターンの長さが短縮され、信号伝送の
高速化などの性能の向上がなされた両面実装回路装置の
提供を目的する。
【０００８】［発明の構成］
【０００９】
【課題を解決するための手段】本発明の両面実装回路装
置は、プリント回路基板と、前記プリント回路基板の一
方の面に搭載・実装された第一のメモリーＩＣ素子と、
前記プリント回路基板の他方の面に搭載・実装された第
二のメモリーＩＣ素子とを具備して成る両面実装回路装
置において、前記プリント回路基板の一方の面に、第一
のメモリーＩＣ素子がリード形状を正フォーミング状態
として実装され、前記第一のメモリーＩＣ素子と同じ座
標位置の他方の面に、第二のメモリーＩＣ素子がリード
形状を逆フォーミング状態として実装され、かつこれら
のメモリーＩＣ素子の対応する各リードがプリント回路
基板に設けられたスルーホールを介して電気的に接続さ
れていることを特徴とする。
置は、プリント回路基板と、前記プリント回路基板の一
方の面に搭載・実装された第一のメモリーＩＣ素子と、
前記プリント回路基板の他方の面に搭載・実装された第
二のメモリーＩＣ素子とを具備して成る両面実装回路装
置において、前記プリント回路基板の一方の面に、第一
のメモリーＩＣ素子がリード形状を正フォーミング状態
として実装され、前記第一のメモリーＩＣ素子と同じ座
標位置の他方の面に、第二のメモリーＩＣ素子がリード
形状を逆フォーミング状態として実装され、かつこれら
のメモリーＩＣ素子の対応する各リードがプリント回路
基板に設けられたスルーホールを介して電気的に接続さ
れていることを特徴とする。
【００１０】
【作用】上記構成によれば、プリント回路基板の両面に
それぞれ搭載・実装された第一および第二のメモリーＩ
Ｃ素子の、互いに対応し接続されるべきリードは、同じ
座標位置で基板を挟んで近接して配置される。すなわち
、プリント回路基板の一主面（表面）に、第一のメモリ
ーＩＣ素子がリード形状を正フォーミング状態として搭
載・実装されるのに対して、他主面（裏面）のおなじ座
標位置に、第二のメモリーＩＣ素子がリード形状を逆フ
ォーミング状態として搭載・実装されるので、接続され
るべき各リードは、結果的に基板を挟んで対向して配置
されることになる。そして、これら両メモリーＩＣ素子
の各リードの組は、スルーホールを介して互いに電気的
に接続されるので、配線パターンの短縮化が図られる。
それぞれ搭載・実装された第一および第二のメモリーＩ
Ｃ素子の、互いに対応し接続されるべきリードは、同じ
座標位置で基板を挟んで近接して配置される。すなわち
、プリント回路基板の一主面（表面）に、第一のメモリ
ーＩＣ素子がリード形状を正フォーミング状態として搭
載・実装されるのに対して、他主面（裏面）のおなじ座
標位置に、第二のメモリーＩＣ素子がリード形状を逆フ
ォーミング状態として搭載・実装されるので、接続され
るべき各リードは、結果的に基板を挟んで対向して配置
されることになる。そして、これら両メモリーＩＣ素子
の各リードの組は、スルーホールを介して互いに電気的
に接続されるので、配線パターンの短縮化が図られる。
【００１１】
【実施例】以下図１〜図３を参照して本発明の実施例を
説明する。
説明する。
【００１２】図１は、本発明に係る両面実装回路装置の
要部構成例を断面的に示したもので、プリント回路基板
７の一主面（表面）には、複数の第一のメモリーＩＣ素
子８が、それぞれリード９形状を正フォーミング状態と
し、能動領域形成面が外側になるように搭載・実装され
ている。一方、プリント回路基板７の他主面（裏面）の
前記一主面（表面）と同じ座標位置には、複数の第二の
メモリーＩＣ素子１０が、図２に拡大して斜視的に示す
ように、それぞれリード１１形状を逆フォーミング状態
とし、能動領域形成面が内側になるように搭載・実装さ
れている。
要部構成例を断面的に示したもので、プリント回路基板
７の一主面（表面）には、複数の第一のメモリーＩＣ素
子８が、それぞれリード９形状を正フォーミング状態と
し、能動領域形成面が外側になるように搭載・実装され
ている。一方、プリント回路基板７の他主面（裏面）の
前記一主面（表面）と同じ座標位置には、複数の第二の
メモリーＩＣ素子１０が、図２に拡大して斜視的に示す
ように、それぞれリード１１形状を逆フォーミング状態
とし、能動領域形成面が内側になるように搭載・実装さ
れている。
【００１３】すなわち、第一および第二のメモリーＩＣ
素子８、１０は、それぞれ対応する所定位置のリード９
、１１がプリント回路基板７を挟んで対向配置されるよ
うに、プリント回路基板７の両面にそれぞれ搭載配置さ
れ、第一および第二のメモリーＩＣ素子８、１０の各リ
ード９、１１は、対応する接続用パッド１２に電気的に
接続されている。また、これらの接続用パッド１２は、
プリント回路基板７の表裏を貫通するいわゆるスルーホ
ール１３を介して互いに接続されている。つまり、両メ
モリーＩＣ素子８、１０の互いに対応するリード９、１
１は、スルーホール１３を介して電気的に接続された構
成を成している。 したがって、上記構成された両面実装回路装置において
は、たとえば第一のメモリーＩＣ素子８が搭載・実装さ
れたプリント回路基板７面の配線パターンが、前記図５
に示すようであるのに対して、第二のメモリーＩＣ素子
１０が搭載・実装されたプリント回路基板７面の配線パ
ターンは、図３に概念的に示すように、第二のメモリー
ＩＣ素子１０の接続用パッド １２ と、ＩＣ素子別の
制御信号伝送のための少数の配線パターン１４のみが形
成されていればよいため、配線パターンが著しく短縮化
さる。
素子８、１０は、それぞれ対応する所定位置のリード９
、１１がプリント回路基板７を挟んで対向配置されるよ
うに、プリント回路基板７の両面にそれぞれ搭載配置さ
れ、第一および第二のメモリーＩＣ素子８、１０の各リ
ード９、１１は、対応する接続用パッド１２に電気的に
接続されている。また、これらの接続用パッド１２は、
プリント回路基板７の表裏を貫通するいわゆるスルーホ
ール１３を介して互いに接続されている。つまり、両メ
モリーＩＣ素子８、１０の互いに対応するリード９、１
１は、スルーホール１３を介して電気的に接続された構
成を成している。 したがって、上記構成された両面実装回路装置において
は、たとえば第一のメモリーＩＣ素子８が搭載・実装さ
れたプリント回路基板７面の配線パターンが、前記図５
に示すようであるのに対して、第二のメモリーＩＣ素子
１０が搭載・実装されたプリント回路基板７面の配線パ
ターンは、図３に概念的に示すように、第二のメモリー
ＩＣ素子１０の接続用パッド １２ と、ＩＣ素子別の
制御信号伝送のための少数の配線パターン１４のみが形
成されていればよいため、配線パターンが著しく短縮化
さる。
【００１４】
【発明の効果】以上の説明から明らかなように、本発明
に係る両面実装回路装置によれば、プリント回路基板の
少なくとも片面側の配線パターンの長さを大幅に短縮す
ることができるので、信号伝送の高速化などが容易に図
られる。しかも、メモリーＩＣ素子を搭載・実装する領
域の配線密度を下げることもできるため、この領域に他
の配線パターンを配置することができるので、パターン
設計の自由度を広げ得る。
に係る両面実装回路装置によれば、プリント回路基板の
少なくとも片面側の配線パターンの長さを大幅に短縮す
ることができるので、信号伝送の高速化などが容易に図
られる。しかも、メモリーＩＣ素子を搭載・実装する領
域の配線密度を下げることもできるため、この領域に他
の配線パターンを配置することができるので、パターン
設計の自由度を広げ得る。
【図１】本発明に係る両面実装回路装置の要部構成を示
す一部断面図。
す一部断面図。
【図２】本発明に係る両面実装回路装置において搭載・
実装する第二のメモリーＩＣ素子の拡大斜視図。
実装する第二のメモリーＩＣ素子の拡大斜視図。
【図３】本発明に係る両面実装回路装置の構成に用いる
プリント回路基板の他主面（裏面）側に設けられた配線
パターンを示す概念図。
プリント回路基板の他主面（裏面）側に設けられた配線
パターンを示す概念図。
【図４】実装回路装置の構成において搭載・実装される
通常のＩＣパッケージの斜視図。
通常のＩＣパッケージの斜視図。
【図５】従来の実装回路装置の構成に用いるプリント回
路基板配線設けられた配線パターンを示す概念図。
路基板配線設けられた配線パターンを示す概念図。
【符号の説明】
２、９、１１… リード ３…ＩＣパッケージ
４…導体パターン ５、１２…接続用パ
ッド ６、７…プリント回路基板 ８…第
一のメモリーＩＣ素子 １０…第二のメモリーＩ
Ｃ素子 １３…スルーホール １４…制御
信号伝送用パターン
４…導体パターン ５、１２…接続用パ
ッド ６、７…プリント回路基板 ８…第
一のメモリーＩＣ素子 １０…第二のメモリーＩ
Ｃ素子 １３…スルーホール １４…制御
信号伝送用パターン
Claims (1)
- 【請求項１】 プリント回路基板と、前記プリント回
路基板の一方の面に搭載・実装された第一のメモリーＩ
Ｃ素子と、前記プリント回路基板の他方の面に搭載・実
装された第二のメモリーＩＣ素子とを具備して成る両面
実装回路装置において、前記プリント回路基板の一方の
面に、第一のメモリーＩＣ素子がリード形状を正フォー
ミング状態として実装され、前記第一のメモリーＩＣ素
子と同じ座標位置の他方の面に、第二のメモリーＩＣ素
子がリード形状を逆フォーミング状態として実装され、
かつこれらのメモリーＩＣ素子の対応する各リードがプ
リント回路基板に設けられたスルーホールを介して電気
的に接続されていることを特徴とする両面実装回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056756A JPH04291787A (ja) | 1991-03-20 | 1991-03-20 | 両面実装回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056756A JPH04291787A (ja) | 1991-03-20 | 1991-03-20 | 両面実装回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291787A true JPH04291787A (ja) | 1992-10-15 |
Family
ID=13036353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3056756A Withdrawn JPH04291787A (ja) | 1991-03-20 | 1991-03-20 | 両面実装回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291787A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06310827A (ja) * | 1993-04-26 | 1994-11-04 | Nec Corp | 表面実装部品配置構造 |
| US5420756A (en) * | 1992-06-19 | 1995-05-30 | Kabushiki Kaisha Toshiba | Memory card including stacked semiconductor memory elements located on a printed circuit board having a straight wiring pattern |
| USRE36077E (en) * | 1991-10-15 | 1999-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing inversion type IC's and IC module using same |
| JP2015115565A (ja) * | 2013-12-16 | 2015-06-22 | 住友電装株式会社 | マイコン実装用プリント基板及びそれを用いた制御装置 |
-
1991
- 1991-03-20 JP JP3056756A patent/JPH04291787A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE36077E (en) * | 1991-10-15 | 1999-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing inversion type IC's and IC module using same |
| US5420756A (en) * | 1992-06-19 | 1995-05-30 | Kabushiki Kaisha Toshiba | Memory card including stacked semiconductor memory elements located on a printed circuit board having a straight wiring pattern |
| JPH06310827A (ja) * | 1993-04-26 | 1994-11-04 | Nec Corp | 表面実装部品配置構造 |
| JP2015115565A (ja) * | 2013-12-16 | 2015-06-22 | 住友電装株式会社 | マイコン実装用プリント基板及びそれを用いた制御装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |