KR20150001946A - 순환 중복 검사 회로를 갖는 반도체 장치 및 메모리 시스템 - Google Patents

순환 중복 검사 회로를 갖는 반도체 장치 및 메모리 시스템 Download PDF

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KR20150001946A
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    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit

Abstract

순환 중복 검사(Cyclic Redundancy Check) 기능을 갖는 반도체 장치에 있어서, 상기 순환 중복 검사의 사용 유무를 결정하기 위한 제1모드와 제2모드를 포함하고, 상기 제1모드 시에는 MRS(Mode Resister Set) 설정을 통해 순환 중복 검사의 사용 유무를 결정하고, 상기 제2모드 시에는 외부 신호의 토글링(Toggling)만으로 메모리의 구동 중에 순환 중복 검사의 사용 유무를 결정하는 반도체 장치가 제공되며, 이에 의해 메모리 구동 중에 CRC 기능을 변경할 수 있다.

Description

순환 중복 검사 회로를 갖는 반도체 장치 및 메모리 시스템{SEMI CONDUCTOR AND MEMORY SYSTEM WITH CYCLIC REDUNDANCY CHECK CIRCUIT}
본 기술은 반도체 메모리의 읽기(READ) 동작 시에 순환 중복 검사(CRC; Cyclic Redundancy Check)에 관한 것으로, 특히 메모리 동작 중에 순환 중복 검사 기능을 변경하는 기술에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙 처리 장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다. 반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 반도체 메모리 장치가 보다 빠른 속도로 안전하게 동작하기 위해서는 반도체 메모리 장치 내 여러 회로들이 고속으로 동작할 수 있어야함은 물론 여러 회로들 간 신호 혹은 데이터를 빠른 속도로 전달할 수 있어야 한다. 반도체 메모리 장치의 동작을 빠르게 하기 위해서 내부에서 일어나는 다수의 내부 동작을 더 빠르게 실행시키거나 신호 및 데이터의 입출력 속도를 높일 수 있다. 일례로, DDR(Double Data Rate,DDR) DRAM 은 데이터의 출력을 더 빠르게 하기 위해 데이터를 시스템 클록의 라이징 에지뿐만 아니라 한 주기에 두 개의 데이터를 입출력할 수 있어 기존의 반도체 메모리 장치보다 데이터의 입출력 속도가 빨라졌으며, 현재는 더 빠른 동작을 위해 시스템 클록의 한 주기에 네 개의 데이터를 입출력할 수 있는 반도체 메모리 장치까지 제안되었다.
시스템 내 물리적 손상으로 인한 경우가 아니라면 데이터 전달의 오류는 흔히 데이터를 송신하는 측과 수신하는 측의 동작 타이밍이 맞지 않아 발생한다. 저주파 시스템 클록에 대응하여 동작하는 일반적인 반도체 메모리 장치와 데이터 처리 장치 간 데이터 전달에 있어서는 동작 마진이 충분하므로 신뢰성이 크게 의심되지 않았지만, 높은 주파수를 가지는 시스템 클록에 대응하여 반도체 메모리 장치와 데이터 처리 장치가 동작하는 경우에는 데이터 전달을 위한 동작 마진이 여유롭지 않아 전달되는 데이터의 신뢰성이 크게 저하될 수 있다. 아울러, 반도체 메모리 장치의 동작 속도가 빨라지고 데이터의 입출력이 시스템 클록의 한 주기에 4개씩 이루어지면서 데이터 전달이 정확하게 이루어지는지에 대한 신뢰성을 보장하기 위한 별도의 장치와 방법이 더 요구되고 있다. 이를 위한 구체적 방안 중 하나로서, 최근 제안된 반도체 메모리 장치는 오류 검사 코드(EDC;Error Detection Code)를 출력하기 위한 별도의 핀(pin)을 포함한다. 오류 검사 코드(EDC)를 출력하는 목적은 읽기 혹은 쓰기 동작에서 전달되는 데이터의 오류를 검사하기 위함이다.
데이터 전달의 신뢰성을 보장하기 위해, 최근 제안되는 반도체 메모리 장치는 오류 검사 코드(EDC) 핀을 통해 순환 중복 검사(CRC)용 데이터를 출력한다. 반도체 메모리 장치가 순환 중복 검사(CRC)용 데이터를 출력하면 데이터 처리 장치가 이를 수신하여 오류가 있는지 여부를 판별한다. 순환 중복 검사(CRC)는 데이터의 신뢰성을 검증하기 위한 에러 검출 방법의 일종으로, 높은 신뢰도를 확보하며 에러 검출을 위한 오버헤드가 적고, 랜덤 에러나 버스트 에러 검출에 매우 좋은 성능을 갖는다.
이러한 순환 중복 검사(CRC) 기능의 사용 유무는 MRS(Mode Resister Set) 설정에 의해 결정된다. JEDEC(Joint Electronic Device Engineering Council) 표준에 의하면, MRS(Mode Resister Set)는 메모리의 다양한 모드를 제어하기 위한 데이터를 가지며, MRS(Mode Resister Set) 값에 따라 'CAS latency', 'burst length', 'burst sequence', 'test mode', '벤더 특수 옵션'의 동작 모드가 결정된다. 이와 같이, 순환 중복 검사(CRC) 동작의 사용 유무를 변경하기 위해서는 메모리 장치를 다시 초기화(RESET) 하여 MRS(Mode Resister Set)를 다시 설정해 주어야 하는 문제점이 있다.
본 발명이 해결하고자 하는 기술적 과제는 순환 중복 검사(CRC) 기능을 메모리 구동 중에 변경할 수 있는 반도체 장치를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 상기 순환 중복 검사의 사용 유무를 결정하기 위한 제1모드와 제2모드를 포함하고, 상기 제1모드 시에는 MRS(Mode Resister Set) 설정을 통해 순환 중복 검사의 사용 유무를 결정하고, 상기 제2모드 시에는 외부 신호의 토글링만으로 메모리의 구동 중에 순환 중복 검사의 사용 유무를 결정할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치는, MRS(Mode Resister Set) 신호를 디코딩하기 위한 MRS 디코더; 상기 MRS 디코더에서 출력한 신호를 입력으로 하여 제1모드 또는 제2모드를 결정하기 위한 모드 결정부; 및 상기 모드 결정부의 출력에 응답하여, 제1모드가 활성화되면 상기 MRS 신호의 설정을 통하여 CRC (Cyclic Redundancy Check) 활성화 신호를 제어하고, 제2모드가 활성화되면 메모리 구동 중에 입력되는 외부 신호를 통하여 상기 CRC 활성화 신호를 제어하는 CRC 활성화 제어부를 포함하여 CRC 기능을 활성화하는 신호를 생성할 수 있다.
여기서 모드 결정부는 상기 MRS 신호를 입력 신호로 하여 제1모드 또는 제2모드의 활성화를 결정하기 위한 로직 회로부를 포함할 수 있으며, 상기 CRC 활성화 제어부는 상기 모드 결정부의 출력 신호와 상기 외부 신호를 입력 신호로 하여 상기 CRC 활성화 신호를 생성하기 위한 로직 회로부를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 메모리 시스템은 메모리 컨트롤러; MRS(Mode Resister Set) 신호를 디코딩하기 위한 MRS 디코더를 포함하고, 상기 MRS 디코더에서 출력한 신호를 입력으로 하여 제1모드 또는 제2모드를 결정하기 위한 모드 결정부와 상기 모드 결정부에서 제1모드가 활성화되면 상기 MRS 신호의 설정을 통하여 CRC(Cyclic Redundancy Check) 활성화 신호를 제어하고, 제2모드가 활성화되면 메모리 구동 중에 입력되는 외부 신호에 응답하여 CRC 활성화 신호를 제어하는 CRC 활성화 제어부를 포함하는 CRC 활성화 신호 생성부; 상기 CRC 활성화 신호에 응답하여 CRC 기능을 수행하는 CRC 처리부; 및 상기 CRC 처리부에서 출력한 데이터를 할당된 유닛 인터벌(UI:Unit Interval)에 포함시켜 상기 메모리 컨트롤러에 전송하도록 구성된 메모리 장치를 포함할 수 있다.
여기서 모드 결정부는 상기 MRS 신호를 입력 신호로 하여 제1모드 또는 제2모드의 활성화를 결정하기 위한 로직 회로부를 포함할 수 있고, 상기 CRC 활성화 제어부는 상기 모드 결정부의 출력 신호와 상기 외부 신호를 입력 신호로 하여 상기 CRC 활성화 신호를 생성하기 위한 로직 회로부를 포함할 수 있으며, 상기 외부 신호는 상기 메모리 컨트롤러로부터 입력되는 특정 어드레스 신호일 수 있다.
제안된 실시예의 반도체 장치는 초기화 없이 외부 신호를 통해서 메모리 동작 중에 CRC 동작 유무를 변경할 수 있으므로 원하는 데이터 전송률을 얻을 수 있다.
도1은 메모리 시스템의 블럭 구성도.
도2는 도1의 메모리 장치 내의 MRS 디코더와 CRC 활성화 신호 생성부에 관한 블록 구성도.
도3은 도2의 모드 결정부에 대한 로직 회로도.
도4는 도2의 CRC 활성화 제어부에 대한 로직 회로도.
도5는 본 발명이 적용된 메모리 시스템이 응용된 정보 처리 시스템을 나타낸 블럭도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도1은 본 발명의 일 실시예에 따른 메모리 시스템(1100)의 블럭 구성도이다. 도1에 도시된 바와 같이, 메모리 시스템(1100)은 메모리 컨트롤러(1120)와 메모리 장치(1110)를 포함한다. 본 발명에서는 메모리 장치(1110)의 읽기 동작(READ)에 관한 내용으로 쓰기 동작(WRITE)에 관한 설명은 생략하기로 한다.
메모리 장치(1110)는 코어부(100), MRS 디코더(200), CRC 활성화 신호 생성부(300) 및 입출력 회로부(400)로 구성될 수 있다.
코어부(100)는 리드(READ) 명령에 응답하여 기록된 데이터를 출력하기 위한 회로 구성을 포함할 수 있다.
MRS 디코더(200)는 메모리 컨트롤러(1120)로부터 입력되는 클럭(CLK), 명령어(CMD), 어드레스(ADDR<0:N>)에 따라 CRC 활성화 신호 생성부(300)로 특정 MRS 비트를 입력한다.
CRC 활성화 신호 생성부(300)는 메모리 동작의 리드(READ) 동작 시에 CRC 기능을 수행하기 위한 제어 신호인 CRC 활성화 신호를 생성한다.
입출력 회로부(400)는 CRC 처리부(410)와 UI 컨트롤부(420)로 구성될 수 있다. CRC 처리부(410)는 코어부(100)에서 전송한 데이터를 CRC 활성화 신호 생성부(300)의 제어를 통하여 CRC 코드를 생성하도록 한다. UI 컨트롤 부(420)는 CRC 활성화 신호 생성부(300)의 제어를 받아 데이터를 전송하기 위한 UI(Unit Interval)를 조절한다.
메모리 장치(1110)의 전반적인 동작을 살펴보면, CRC 활성화 신호 생성부(300)에서 CRC 기능을 활성화하는 신호에 응답하여 CRC 처리부(410)에서 CRC 코드를 생성한다. 코어부(100)에서 전송된 데이터는 1부터 8번째 UI에 출력되고, CRC 코드는 할당된 9번째, 10번째 UI에 실어서 메모리 컨트롤러로 전송된다. 메모리 컨트롤러(1120)는 메모리 장치(1110)의 데이터 리드 동작을 제어하며, 메모리 장치로부터 전송된 데이터와 CRC 코드를 통해서 데이터 전송 과정에서의 에러 유무를 판단한다.
도 2 은 본 발명의 일 실시예에 따른 메모리 장치(1100) 내의 MRS 디코더(200)와 CRC 활성화 신호 생성부(300)에 관한 블록 구성도이다.
도 2 을 참조하면, 본 발명의 일실시예에 따른 메모리 장치(1110)는 MRS 디코더(200)와 CRC 활성화 신호 생성부(300)를 포함할 수 있다. CRC 활성화 신호 생성부(300)는 모드 결정부(310)와 CRC 활성화신호 제어부(320)를 포함할 수 있다.
전술하였듯이, MRS 디코더(200)는 입력되는 클럭(CLK), 명령어(CMD), 어드레스(ADDR<0:N>)에 따라 CRC 활성화 신호 생성부(300)로 특정 MRS 비트를 입력한다.
CRC 활성화 신호 생성부(300)는 MRS 디코더(200)에서 출력한 특정 MRS 비트를 입력으로 CRC 활성화 신호(CRC_EN)를 생성한다.
모드 결정부(310)는 특정한 MRS 비트를 입력받아 제1모드 또는 제2모드를 결정한다. CRC 활성화 제어부(320)는 제1모드가 활성화된 경우, CRC 활성화 신호(CRC_EN)를 '하이' 레벨로 활성화된다. 또한 제2모드가 활성화된 경우, 외부 신호에 응답하여 CRC 활성화 신호(CRC_EN)를 제어한다. 제1모드는 통상적으로 사용하는 CRC 기능의 사용 유무를 결정하는 모드이다. 제2모드는 OTF(ON THE FLY) 모드로써 CRC 기능의 사용 유무를 외부 신호를 통하여 결정하는 모드이다. 참고로, OTF(ON THE FLY) 모드는 특정 신호를 토글링(toggling)하여 버스트 길이(Burst Length)를 메모리 동작 중에 변경할 수 있는 모드이다. 여기서, 외부 신호는 예컨대 메모리 컨트롤러로부터 입력되는 특정 어드레스(A3) 신호일 수 있다.
다음으로, CRC 활성화 신호 생성부(300)에 대해 보다 상세하게 설명하고자 한다.
전술하였듯이 CRC 활성화 신호 생성부(300)는 모드 결정부(310)와 CRC 활성화 제어부(320)를 포함한다.
도3는 본 발명의 일실시에 따른 모드 결정부(310)의 로직 회로도이다. 아래 표는 모드 결정부(310)의 로직 회로부의 진리표이다.
입력 출력 결과
A1 A2 ENABLE DISABLE OTF
0 0 1 0 0 제1모드 활성화
1 0 0 1 0 제1모드 비활성화
0 1 0 0 1 제2모드 활성화
1 1 - - - -
이를 참고해서 설명하면, 모드 결정부의 로직 회로부는 MRS 디코더부(200)에서 출력한 2비트의 MRS비트(A1,A2)를 입력으로 한다. 이 입력 비트를 통해 출력 신호를 결정하게 된다. 로직 회로부의 출력 신호 중 'ENABLE' 신호는 제1모드로 활성화되었을 경우에 '1'로 출력된다. 'DISABLE' 신호는 제1모드가 비활성화되었을 경우에 '1'로 출력된다. 'OTF' 신호는 제2모드가 활성화된 경우에 '1'로 출력된다. 제1 모드의 활성화와 비활성화는 입력 신호인 MRS 디코더부(200)에서 출력한 비트(A1,A2)의 의하여 결정될 수 있다. 즉, 모드 결정부(310)은 MRS 디코더부(200)에서 출력한 입력 비트(A1,A2)에 의해서 제1모드 또는 제2모드를 활성화하기 위한 신호를 출력한다.
도4는 본 발명의 일실시예에 따른 CRC 활성화 제어부(320)의 로직 회로도이다. 아래 표는 CRC 활성화 제어부(320)의 로직 회로부의 진리표이다.
입력 출력
ENABLE DISABLE OTF A3 CRC_EN
1 0 0 0 1
0 1 0 0 0
0 0 1 0 0
1 0 0 1 1
0 1 0 1 0
0 0 1 1 1
이를 참고해서 설명하면, 로직 회로부는 모드 결정부(310)에서 출력한 'ENABLE','DISABLE','OTF' 신호와 외부 신호(A3)을 입력으로 하며, 'ENABLE', 'DISABLE' 및 'OTF' 신호는 동시에 '1'로 활성화되지 않는다. CRC 활성화 제어부(320)의 로직 회로부는 4개의 입력 신호들의 조합에 의해 CRC 활성화 신호(CRC_EN)의 생성 여부가 결정된다. 출력 신호인 'CRC_EN'이 '1'로 출력된 경우는 CRC 활성화 신호를 생성한 경우이다. 출력인 'CRC_EN' 신호가 활성화된 경우는 입력 신호인 'ENABLE' 신호가 '1'로 활성화된 경우와 'ENABLE' 신호와 외부 신호(A3)이 함께 활성화된 경우 및 'OTF' 신호와 외부 신호(A3)이 함께 활성화된 경우이다. 앞서 설명했듯이 'ENABLE' 신호는 제1모드가 활성화된 경우이며, 'OTF'신호는 제2모드가 활성화된 경우이다. 따라서 제1모드가 활성화된 경우는 외부 신호(A3)와 관계없이 CRC 활성화 신호를 생성한다. 제2모드가 활성화된 경우는 외부 신호(A3)에 의하여 CRC 활성화 신호의 생성 여부가 결정된다. 이때의 외부 신호(A3)는 전술하였듯이, 예컨대 메모리 컨트롤러로부터 입력되는 특정 어드레스 신호로써, 메모리 동작 중에 사용하지 않는 어드레스 핀을 통하여 입력되는 신호라 할 수 있다.
결과적으로 모드 결정부(310)에서 결정된 제1모드의 활성화와 비활성화는 MRS 디코더부(200)의 설정에 의하여 CRC 기능의 여부를 결정하는 모드가 된다. 제1모드인 경우 CRC 기능을 변경하기 위해서는 MRS 디코더부(200)의 설정이 필요하다. 따라서, 메모리 장치의 초기화(RESET) 과정을 거쳐서 제1모드의 비활성화 동작이 이루어진다. 반면에 제2모드가 활성화된 경우에 외부신호(A3)가 활성화되면 CRC 동작이 수행되고, 외부 신호(A3)가 비활성화된다면 CRC 동작은 사용되지 않는다. 따라서 제2모드인 경우에는 CRC 동작을 변경하기 위해서 MRS 설정이 필요하지 않으므로 반도체 메모리의 초기화가 필요가 없이 메모리 동작 중에 외부 신호(A3)의 토글링(toggling)만으로도 CRC 동작의 사용 유무를 결정할 수 있다.
CRC 기능을 갖는 메모리 장치의 데이터 전송 방식은 데이터 입/출력단(DQ0~7) 각각에 대하여 데이터 전송을 위해 할당된 10UI(Unit Interval) 형태로 이루어진다. 이때 10UI로서, 8UI(혹은 BL8로 표기, 이때 BL8은 Burst Length = 8) 에 8bit의 데이터를 실어주게 되고, CRC 기능을 사용하게 되면 9번째, 10번째 UI(Unit Interval)에 CRC 코드를 실어서 전송하게 된다. 그래서 같은 양의 데이터를 전송시에 CRC 기능을 사용하지 않을 경우에는 4개의 클럭 만 사용하지만 CRC 기능을 사용하게 되면 5개의 클럭을 사용하게 된다. 따라서 본 발명을 적용하게 되면, 메모리 동작 중에도 CRC 기능 사용 유무를 변경할 수 있어 CRC 기능이 필요한 경우에만 사용되기 때문에 데이터 전송률을 향상시킬 수 있다.
다양한 실시예를 통해 제안된 순환 중복 검사 회로는 DRAM, 플래시와 같은 다양한 메모리 장치에 응용될 수 있다. 도 5은 이러한 메모리 장치가 응용된 정보 처리 시스템을 나타내는 블록도이다.
도 5을 참조하면, 정보 처리 시스템(1000)은 메모리 시스템(1100), 중앙 처리 장치(1200), 사용자 인터페이스(1300) 및 전원 공급 장치(1400)를 포함할 수 있고, 이들은 버스(1500)를 통해 서로 데이터 통신을 할 수 있다.
메모리 시스템(1100)은 메모리 장치(1110) 및 메모리 컨트롤러(1120)로 구성될 수 있으며, 메모리 장치(1110)에는 중앙 처리 장치(1200)에 의해서 처리된 데이터 또는 사용자 인터페이스(1300)를 통해 외부에서 입력된 데이터가 저장될 수 있다. 중요하게 메모리 장치(1100)는 앞서 다양한 실시예를 통해 제안한 순환 중복 검사 회로를 포함한다.
이러한 정보 처리 시스템(1000)은 데이터 저장을 필요로 하는 모든 전자 기기를 구성할 수 있으며, 예컨대 메모리 카드(Memory Card), 반도체 디스크(Solid State Disk;SSD) 또는 스마트폰(Smart Phone) 등의 각종 모바일 기기(Mobile Device) 등에 적용될 수 있다.
전술한 바와 같이, 반도체 장치는 초기화 없이 순환 중복 검사의 동작 유무를 변경할 수 있으므로 원하는 데이터 전송률을 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 코어부
200 : MRS 디코더
300 : CRC 활성화 신호 생성부
310 : 모드 결정부
320 : CRC 활성화 제어부
400 : 입출력 회로부
410 : CRC 처리부
430 : UI 컨트롤부
1000 : 정보 처리 시스템
1100: 메모리 시스템
1110 : 메모리 장치
1120 : 메모리 컨트롤러
1200 : 중앙 처리 장치
1300 : 사용자 인터페이스
1400 : 전원공급장치
1500 : 버스

Claims (8)

  1. 순환 중복 검사(Cyclic Redundancy Check) 기능을 갖는 반도체 장치에 있어서,
    상기 순환 중복 검사(CRC)의 사용 유무를 결정하기 위한 제1모드와 제2모드를 포함하고, 상기 제1모드 시에는 MRS(Mode Resister Set) 설정을 통해 상기 순환 중복 검사(CRC)의 사용 유무를 결정하고, 상기 제2모드 시에는 외부 신호의 토글링(Toggling) 만으로 메모리의 구동 중에 상기 순환 중복 검사(CRC)의 사용 유무를 결정하는 반도체 장치.
  2. MRS(Mode Resister Set) 신호를 디코딩하기 위한 MRS 디코더;
    상기 MRS 디코더에서 출력한 신호를 입력으로 하여 제1모드 또는 제2모드를 결정하기 위한 모드 결정부; 및
    상기 모드 결정부의 출력에 응답하여, 상기 제1모드가 활성화되면 상기 MRS 신호의 설정을 통하여 CRC (Cyclic Redundancy Check) 활성화 신호를 제어하고, 상기 제2모드가 활성화되면 메모리 구동 중에 입력되는 외부 신호를 통하여 상기 CRC 활성화 신호를 제어하는 CRC 활성화 제어부를 포함하여 CRC 기능을 활성화하는 신호를 생성하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 모드 결정부는,
    상기 MRS 신호를 입력 신호로 하여 제1모드 또는 제2모드의 활성화를 결정하기 위한 로직 회로부를 포함하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 CRC 활성화 제어부는,
    상기 모드 결정부의 출력 신호와 상기 외부 신호를 입력 신호로 하여 상기 CRC 활성화 신호를 생성하기 위한 로직 회로부를 포함하는 반도체 장치.
  5. 메모리 컨트롤러;
    MRS(Mode Resister Set) 신호를 디코딩하기 위한 MRS 디코더를 포함하고, 상기 MRS 디코더에서 출력한 신호를 입력으로 하여 제1모드 또는 제2모드를 결정하기 위한 모드 결정부와 상기 모드 결정부에서 제1모드가 활성화되면 상기 MRS 신호의 설정을 통하여 CRC(Cyclic Redundancy Check) 활성화 신호를 제어하고, 제2모드가 활성화되면 메모리 구동 중에 입력되는 외부 신호에 응답하여 CRC 활성화 신호를 제어하는 CRC 활성화 제어부를 포함하는 CRC 활성화 신호 생성부;
    상기 CRC 활성화 신호에 응답하여 CRC 기능을 수행하는 CRC 처리부; 및
    상기 CRC 처리부에서 출력한 데이터를 할당된 유닛 인터벌(UI:Unit Interval)에 포함시켜 상기 메모리 컨트롤러에 전송하도록 구성된 메모리 장치를 포함하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 모드 결정부는,
    상기 MRS 신호를 입력 신호로 하여 제1모드 또는 제2모드의 활성화를 결정하기 위한 로직 회로부를 포함하는 메모리 시스템.
  7. 제 5 항에 있어서,
    상기 CRC 활성화 제어부는,
    상기 모드 결정부의 출력 신호와 상기 외부 신호를 입력 신호로 하여 상기 CRC 활성화 신호를 생성하기 위한 로직 회로부를 포함하는 메모리 시스템.
  8. 제 5 항에 있어서,
    상기 외부 신호는,
    상기 메모리 컨트롤러로부터 입력되는 특정 어드레스 신호인 메모리 시스템.
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