JP3041456B2 - デイジタル波形合成用集積回路 - Google Patents
デイジタル波形合成用集積回路Info
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- G06F1/02—Digital function generators
- G06F1/025—Digital function generators for functions having two-valued amplitude, e.g. Walsh functions
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- H04M1/00—Substation equipment, e.g. for use by subscribers
- H04M1/26—Devices for calling a subscriber
- H04M1/30—Devices which can set up and transmit only one digit at a time
- H04M1/50—Devices which can set up and transmit only one digit at a time by generating or selecting currents of predetermined frequencies or combinations of frequencies
- H04M1/505—Devices which can set up and transmit only one digit at a time by generating or selecting currents of predetermined frequencies or combinations of frequencies signals generated in digital form
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時間軸上の任意の点に遷移を有するデイジ
タル波形を合成する分野に関し、特に金属酸化物半導体
（MOS）回路に関する。
タル波形を合成する分野に関し、特に金属酸化物半導体
（MOS）回路に関する。
集積回路が、加算および減算のような、これまでアナ
ログ技法で行われてきた多くの機能を行うことは極めて
普通のことである。しかし、計算上の機能の多くはやは
りアナログ技法で行われている。このような機能の例
は、周波数逓倍、ランダム波形合成、デユーテイサイク
ル変換、および移相である。これら機能の中には専用回
路により個別に行われるものもあるが、他のものは現存
のアナログ技法またはデイジタル回路を使用して行うこ
とは全く不可能である。
ログ技法で行われてきた多くの機能を行うことは極めて
普通のことである。しかし、計算上の機能の多くはやは
りアナログ技法で行われている。このような機能の例
は、周波数逓倍、ランダム波形合成、デユーテイサイク
ル変換、および移相である。これら機能の中には専用回
路により個別に行われるものもあるが、他のものは現存
のアナログ技法またはデイジタル回路を使用して行うこ
とは全く不可能である。
一般に、従来の技術では、周波数逓倍について二つの
方法が存在する。すなわち位相ロツクループ（PLL）を
使用するかまたは高周波基準クロツクを所要の増倍周波
数に分割することである。従来技術の方法は、整数によ
り周波数逓倍を行うが、PLL法は、MOS技術では実施し難
く、一方周波数分割法は一般に入力に完全に同期した出
力を発生しない。更に、デユーテイ変換を行うのに利用
できる既知の方法は無く、ランダム波形を発生しまたは
移相を制御する一般的に利用できる既知の方法も無い。
方法が存在する。すなわち位相ロツクループ（PLL）を
使用するかまたは高周波基準クロツクを所要の増倍周波
数に分割することである。従来技術の方法は、整数によ
り周波数逓倍を行うが、PLL法は、MOS技術では実施し難
く、一方周波数分割法は一般に入力に完全に同期した出
力を発生しない。更に、デユーテイ変換を行うのに利用
できる既知の方法は無く、ランダム波形を発生しまたは
移相を制御する一般的に利用できる既知の方法も無い。
本発明の目的は、時間軸上の任意の点に遷移を有する
デイジタル波形を合成する回路を提供することである。
CMOS回路を使用して、整数による周波数逓倍、有理数に
よる周波数逓倍、ランダム波形合成、デユーテイサイク
ル変換、および移相のような多様な機能を行うようにす
る。
デイジタル波形を合成する回路を提供することである。
CMOS回路を使用して、整数による周波数逓倍、有理数に
よる周波数逓倍、ランダム波形合成、デユーテイサイク
ル変換、および移相のような多様な機能を行うようにす
る。
時間軸上の任意の点に遷移を有する規則正しい波形の
デイジタル合成を行う集積回路装置を開示する。基準ク
ロツク信号を同期遅延線装置への入力として設け、複数
のタツプを発生する。タツプ信号はデイジタル・時間領
域変換器（DTC）へのＮ個の入力となる。ここでＮは合
成波形の分解能である。DTC装置は更にシフタ装置およ
びパターンレジスタ装置を通してパターン発生器装置か
ら入力を受取る。DTC装置はタツプ信号と前記パターン
レジスタからの信号とを混合して合成波形を発生する。
デイジタル合成を行う集積回路装置を開示する。基準ク
ロツク信号を同期遅延線装置への入力として設け、複数
のタツプを発生する。タツプ信号はデイジタル・時間領
域変換器（DTC）へのＮ個の入力となる。ここでＮは合
成波形の分解能である。DTC装置は更にシフタ装置およ
びパターンレジスタ装置を通してパターン発生器装置か
ら入力を受取る。DTC装置はタツプ信号と前記パターン
レジスタからの信号とを混合して合成波形を発生する。
現在好適な実施例においては、DTC装置は送信ゲート
として接続されている複数対のＮ形およびＰ形の装置か
ら構成されている。送信ゲートがオンになると、送信ゲ
ートは入力パターンビツトを出力線に転送する。送信ゲ
ートがオフになると、送信ゲートのインピーダンスが効
果的に無限大になり、入力パターンが出力線から分離さ
れる。一度にオンになるDTC装置内の送信ゲートは一つ
だけである。波形パターンレジスタ装置は、深さの変る
マスタおよびスレーブのラツチを備えているが、パター
ン入力をパターン発生器装置から受け、三つの別々のフ
イールドでDTC装置に出力する。パターン波形レジスタ
の第１のフイールドのビツトは単独のマスタ段として構
成される。波形パターンレジスタの第２のフイールドの
ビツトは完全なマスタ・スレーブ対として構成される。
波形パターンレジスタの第３のフイールドのビツトはマ
スタ・スレーブ・マスタの三つ組として構成される。
として接続されている複数対のＮ形およびＰ形の装置か
ら構成されている。送信ゲートがオンになると、送信ゲ
ートは入力パターンビツトを出力線に転送する。送信ゲ
ートがオフになると、送信ゲートのインピーダンスが効
果的に無限大になり、入力パターンが出力線から分離さ
れる。一度にオンになるDTC装置内の送信ゲートは一つ
だけである。波形パターンレジスタ装置は、深さの変る
マスタおよびスレーブのラツチを備えているが、パター
ン入力をパターン発生器装置から受け、三つの別々のフ
イールドでDTC装置に出力する。パターン波形レジスタ
の第１のフイールドのビツトは単独のマスタ段として構
成される。波形パターンレジスタの第２のフイールドの
ビツトは完全なマスタ・スレーブ対として構成される。
波形パターンレジスタの第３のフイールドのビツトはマ
スタ・スレーブ・マスタの三つ組として構成される。
時間軸上の任意の点に遷移を有する方形波形のデイジ
タル合成を行う回路を開示する。以下の説明において
は、本発明を完全に理解するために、特定の回路のよう
な、多数の特定な細目について述べる。しかしながら、
当業者には、本発明がこれら特定の細目無しで実施され
得ることが明らかであろう。他の場合には、シフタのよ
うな周知の回路については、本発明を不必要に不明瞭に
しないために、詳細には説明しない。
タル合成を行う回路を開示する。以下の説明において
は、本発明を完全に理解するために、特定の回路のよう
な、多数の特定な細目について述べる。しかしながら、
当業者には、本発明がこれら特定の細目無しで実施され
得ることが明らかであろう。他の場合には、シフタのよ
うな周知の回路については、本発明を不必要に不明瞭に
しないために、詳細には説明しない。
本発明についてわかるように、基準クロツク周期をＮ
区間に分割する。ただしＮは同期遅延線（SDL）内のタ
ツプの数である。デイジタル・時間領域変換器（DTC）
が１および０の静的パターンを動的波形に変換する。こ
のようにして、任意の形状の波形をDTCに入力されるパ
ターンの内容を変えることにより簡単に構成することが
できる。更に、パターンをクロツク区間ごとに変えれ
ば、波形の形状もクロツク区間ごとに変る。したがつ
て、DTCは本質的に終りの無い多様な波形を率直に発生
することができる。従来技術の章で説明したように、方
形波形のデイジタル合成を行う回路の用途には、周波数
逓倍、デユーテイサイクル変換、擬似ランダム波形発
生、移相、その他がある。
区間に分割する。ただしＮは同期遅延線（SDL）内のタ
ツプの数である。デイジタル・時間領域変換器（DTC）
が１および０の静的パターンを動的波形に変換する。こ
のようにして、任意の形状の波形をDTCに入力されるパ
ターンの内容を変えることにより簡単に構成することが
できる。更に、パターンをクロツク区間ごとに変えれ
ば、波形の形状もクロツク区間ごとに変る。したがつ
て、DTCは本質的に終りの無い多様な波形を率直に発生
することができる。従来技術の章で説明したように、方
形波形のデイジタル合成を行う回路の用途には、周波数
逓倍、デユーテイサイクル変換、擬似ランダム波形発
生、移相、その他がある。
現在好適な実施例においては、本発明は、金属酸化物
半導体（MOS）集積回路として実現される。本発明は、
周知の多数のMOSプロセスまたは相補性CMOSプロセスの
いずれか一つを採用して製作することができる。
半導体（MOS）集積回路として実現される。本発明は、
周知の多数のMOSプロセスまたは相補性CMOSプロセスの
いずれか一つを採用して製作することができる。
第1A図〜第1C図は、周波数逓倍を行う従来技術の方法
を示す。第1D図〜第1F図は、周波数逓倍、周波数分割、
デューテイサイクル変換、および擬似ランダム波形発生
の入力および出力の波形特性である。第1A図に、周波数
逓倍、入力基準周波数fREFのＮ＊fREFを行う位相ロツク
ループ（PLL）を示してある。ここでＮは乗数の整数で
ある。一般に、PLLは、位相比較器10、ループフイルタ1
2、電圧制御発振器（VCO）14、および除算器16、を閉ル
ープ内に備えている。Ｎ＝３の場合の周波数逓倍に対す
る入力および出力の波形を第1D図に示す。同様に、Ｎお
よびＭを共に整数として、入力基準周波数fREFに有理数
N/Mを乗じてN/M＊fREFを作るには、その入力に別の除算
器18を有するPLLを第1B図に示すように使用する。Ｎ＝
３およびＭ＝２の場合の周波数逓倍に対する入力および
出力の波形を第1E図に示す。
を示す。第1D図〜第1F図は、周波数逓倍、周波数分割、
デューテイサイクル変換、および擬似ランダム波形発生
の入力および出力の波形特性である。第1A図に、周波数
逓倍、入力基準周波数fREFのＮ＊fREFを行う位相ロツク
ループ（PLL）を示してある。ここでＮは乗数の整数で
ある。一般に、PLLは、位相比較器10、ループフイルタ1
2、電圧制御発振器（VCO）14、および除算器16、を閉ル
ープ内に備えている。Ｎ＝３の場合の周波数逓倍に対す
る入力および出力の波形を第1D図に示す。同様に、Ｎお
よびＭを共に整数として、入力基準周波数fREFに有理数
N/Mを乗じてN/M＊fREFを作るには、その入力に別の除算
器18を有するPLLを第1B図に示すように使用する。Ｎ＝
３およびＭ＝２の場合の周波数逓倍に対する入力および
出力の波形を第1E図に示す。
しかし、PLLは、VCOに対するキヤプチヤレンジ余裕お
よびループフイルタに対する安定度余裕のような、多数
の設計制約を受ける。キヤプチヤレンジ余裕とはVCOが
所要出力周波数でロツクされたままになつている入力周
波数の狭い範囲のことである。安定度余裕はループゲイ
ンを１または１に近く制限することによりPLLの安定度
を確保する。Horowitz P.およびHill W.のThe Art of E
lectronics（Cambridge University Press,1980）pp.43
2〜437を参照。対象的に、CMOS装置は、温度、処理、お
よよび電源電圧の広い範囲にわたり動作する必要があ
る。キヤプチヤレンジ余裕および安定度余裕をMOS技術
に典型的な大きな処理変化にわたり保証するののが困難
であるためPLLの機能をCMOSで実現するのは非常に難し
い。その上、出力波形と入力クロツクとの間の位相差
は、周波数逓倍を行うのにPLLをCMOSで実施する場合予
測不可能である。
よびループフイルタに対する安定度余裕のような、多数
の設計制約を受ける。キヤプチヤレンジ余裕とはVCOが
所要出力周波数でロツクされたままになつている入力周
波数の狭い範囲のことである。安定度余裕はループゲイ
ンを１または１に近く制限することによりPLLの安定度
を確保する。Horowitz P.およびHill W.のThe Art of E
lectronics（Cambridge University Press,1980）pp.43
2〜437を参照。対象的に、CMOS装置は、温度、処理、お
よよび電源電圧の広い範囲にわたり動作する必要があ
る。キヤプチヤレンジ余裕および安定度余裕をMOS技術
に典型的な大きな処理変化にわたり保証するののが困難
であるためPLLの機能をCMOSで実現するのは非常に難し
い。その上、出力波形と入力クロツクとの間の位相差
は、周波数逓倍を行うのにPLLをCMOSで実施する場合予
測不可能である。
第1C図は、周波数逓倍、高周波クロツク基準fREF20を
所要の逓倍周波数Ｎ＊fIN22に分割する、を行う別の従
来技術の方法を示す。周波数クロツク基準fREF20をまず
除算器24によりＮで分割し周波数fREF/N26を得る。ただ
しＮは乗数整数である。入力周波数fIN28を使用して、f
INの単一周期中に第１のカウンタ30を使用可能にするこ
とにより1fIN周期内のfREF/N周期の数をカウントし、f
REF/（Ｎ＊fIN）32を作る。fREF/（Ｎ＊fIN）を更に比
較器34によりfREF20で割つてＮ＊fIN22を作る。第1C図
に示した方法では最初出力周波数22に丸め誤差が入る。
この誤差により出力周波数が所要周波数Ｎ＊fINより幾
らか大きくなる。誤差は基準周波数を高くすることによ
り減らすことができるが、CMOSは基準周波数を大きくす
ることができる方法に制限を加えている。したがつて、
この誤差を全く除くことはできない。このため出力周波
数が入力周波数に同期しない。
所要の逓倍周波数Ｎ＊fIN22に分割する、を行う別の従
来技術の方法を示す。周波数クロツク基準fREF20をまず
除算器24によりＮで分割し周波数fREF/N26を得る。ただ
しＮは乗数整数である。入力周波数fIN28を使用して、f
INの単一周期中に第１のカウンタ30を使用可能にするこ
とにより1fIN周期内のfREF/N周期の数をカウントし、f
REF/（Ｎ＊fIN）32を作る。fREF/（Ｎ＊fIN）を更に比
較器34によりfREF20で割つてＮ＊fIN22を作る。第1C図
に示した方法では最初出力周波数22に丸め誤差が入る。
この誤差により出力周波数が所要周波数Ｎ＊fINより幾
らか大きくなる。誤差は基準周波数を高くすることによ
り減らすことができるが、CMOSは基準周波数を大きくす
ることができる方法に制限を加えている。したがつて、
この誤差を全く除くことはできない。このため出力周波
数が入力周波数に同期しない。
第1A図〜第1C図に示した従来技術の方法は周波数逓倍
および分割を行うが、デューティサイクル変換またはラ
ンダム波形発生の一般的方法は知られていない。デユー
テイサイクル変換およびランダム波形発生のための入力
波形および出力波形をそれぞれ第1F図および第1G図に示
す。以下に詳細に説明するように、本発明は方形波形か
らデイジタル波形を合成して整数による周波数逓倍、有
理数による周波数逓倍、デユーテイサイクル変換、擬似
ランダム波形発生、移相、およびその他の機能を行う。
および分割を行うが、デューティサイクル変換またはラ
ンダム波形発生の一般的方法は知られていない。デユー
テイサイクル変換およびランダム波形発生のための入力
波形および出力波形をそれぞれ第1F図および第1G図に示
す。以下に詳細に説明するように、本発明は方形波形か
らデイジタル波形を合成して整数による周波数逓倍、有
理数による周波数逓倍、デユーテイサイクル変換、擬似
ランダム波形発生、移相、およびその他の機能を行う。
第２図に、本発明の好適実施例を回路36として示して
ある。回路36は、入力として、基準クロツク信号38を必
要とする。基準クロツク信号38を受信する同期遅延線
（SDL）40を示してある。SDL40を実施する回路を第３図
に示す。本発明に使用するSDLの好適実施例は、1989年1
1月13日に出願された「直角クロツク位相を有する同期
遅延線路と題する係属中の特許出願書07/434,408（米国
特許第4994695号明細書）に完全に説明されている。第
３図のSDLには８個のタツプ、TAP0:7、を示してある
が、当業者には現在好適の実施に対して16個のタツプTA
P0:15、を作るには単に８個の電圧制御遅延（VCD）を付
加するだけでよいことを理解すべきである。同期遅延線
を利用する従来技術の技法については「集積回路同期遅
延線と題する米国特許第4,496,861号、および「新奇な
精密MOS同期遅延線路」と題する論文、IEEE Journal of
Solid State Circuits,Volume SC−20,pp.1265−1271,
1985年12月、に記されている。SDLは、クロツク周期の
始めから精密な遅延をさせるように設計されたタイミン
グパルスを発生するのに使用される。この特定のSDL
は、クロツク基準信号を受取り、各タツプが基準クロツ
クにより開始されるクロツクサイクルの始まりから精密
に遅れているタイミングパルスを発生する、一連のタツ
プを発生する。SDLは、クロツク周期の開始に関して精
密な遅れだけ遅延しているタイミングパルス、TAP0:N−
１、を発生する。各タツプの遅れは により与えられる、ここでTPはクロツク周期であり、Ｎ
はSDLタツプの数であり、tERRは小さな遅延誤差であ
り、tDELnはTAPnによるタイミングパルス出力の遅れで
ある。ここでｎの範囲は０からＮ−１までであり、Ｎは
SDL40のタツプの数に対応する。遅れtDELnは動作条件お
よび処理の変動に実質上鈍感である。ＮはSDLタツプの
数であるが、これは合成波形50の分解能でもある。16個
のタツプを有するSDLに対する出力タイミング波形の一
例を第４図に示す。CLKは基準クロツクであり、TAP0〜T
AP15は出力タイミングパルスである。各出力パルスの立
上り縁は、基クロツク周期の開始から精密な時間だけ遅
れている縁であり、それ故矢頭でマークしてある。
ある。回路36は、入力として、基準クロツク信号38を必
要とする。基準クロツク信号38を受信する同期遅延線
（SDL）40を示してある。SDL40を実施する回路を第３図
に示す。本発明に使用するSDLの好適実施例は、1989年1
1月13日に出願された「直角クロツク位相を有する同期
遅延線路と題する係属中の特許出願書07/434,408（米国
特許第4994695号明細書）に完全に説明されている。第
３図のSDLには８個のタツプ、TAP0:7、を示してある
が、当業者には現在好適の実施に対して16個のタツプTA
P0:15、を作るには単に８個の電圧制御遅延（VCD）を付
加するだけでよいことを理解すべきである。同期遅延線
を利用する従来技術の技法については「集積回路同期遅
延線と題する米国特許第4,496,861号、および「新奇な
精密MOS同期遅延線路」と題する論文、IEEE Journal of
Solid State Circuits,Volume SC−20,pp.1265−1271,
1985年12月、に記されている。SDLは、クロツク周期の
始めから精密な遅延をさせるように設計されたタイミン
グパルスを発生するのに使用される。この特定のSDL
は、クロツク基準信号を受取り、各タツプが基準クロツ
クにより開始されるクロツクサイクルの始まりから精密
に遅れているタイミングパルスを発生する、一連のタツ
プを発生する。SDLは、クロツク周期の開始に関して精
密な遅れだけ遅延しているタイミングパルス、TAP0:N−
１、を発生する。各タツプの遅れは により与えられる、ここでTPはクロツク周期であり、Ｎ
はSDLタツプの数であり、tERRは小さな遅延誤差であ
り、tDELnはTAPnによるタイミングパルス出力の遅れで
ある。ここでｎの範囲は０からＮ−１までであり、Ｎは
SDL40のタツプの数に対応する。遅れtDELnは動作条件お
よび処理の変動に実質上鈍感である。ＮはSDLタツプの
数であるが、これは合成波形50の分解能でもある。16個
のタツプを有するSDLに対する出力タイミング波形の一
例を第４図に示す。CLKは基準クロツクであり、TAP0〜T
AP15は出力タイミングパルスである。各出力パルスの立
上り縁は、基クロツク周期の開始から精密な時間だけ遅
れている縁であり、それ故矢頭でマークしてある。
第４図において、SDLタツプが三つのフイールドに分
割されている。すなわちTAP0〜TAP3からのタツプの最初
の1/4、TAP4〜TAP11からのタツプの中間1/2、およびTAP
12〜TAP15からのタツプの最後の1/4である。16タツプの
SDLの場合には、最初および最後の４個のタツプの出
力、すなわち、SDLの第１および第３のフイールドは、
その周期の出力の間のクロツク周期の中間でデアサート
される。クロツク周期の中間で第１および第３フイール
ドの出力をデアサートすることにより、これら出力に関
して確実な高低時間が達成される。クロツク周期の始ま
りでこれら出力がデアサートされているので、高低時間
は不適当になつているか、または最後のタツプ、TA
P15、の場合のように、低時間が０になつている。換言
すれば、出力は存在していなかつたかまたは偽信号も同
然であつたことになる。３フイールド間の境界は設計で
選択できるものであり、必らずしもここに示したようで
ある必要はないことに注目すべきである。大きなタツプ
高低時間を達成するのに使用される方法については、19
89年11月13日に出願された「直角クロツク位相を有する
同期遅延線」と題する係属中の出願書07/434,408（米国
特許第4994695号明細書）に一層詳細に述べられてい
る。
割されている。すなわちTAP0〜TAP3からのタツプの最初
の1/4、TAP4〜TAP11からのタツプの中間1/2、およびTAP
12〜TAP15からのタツプの最後の1/4である。16タツプの
SDLの場合には、最初および最後の４個のタツプの出
力、すなわち、SDLの第１および第３のフイールドは、
その周期の出力の間のクロツク周期の中間でデアサート
される。クロツク周期の中間で第１および第３フイール
ドの出力をデアサートすることにより、これら出力に関
して確実な高低時間が達成される。クロツク周期の始ま
りでこれら出力がデアサートされているので、高低時間
は不適当になつているか、または最後のタツプ、TA
P15、の場合のように、低時間が０になつている。換言
すれば、出力は存在していなかつたかまたは偽信号も同
然であつたことになる。３フイールド間の境界は設計で
選択できるものであり、必らずしもここに示したようで
ある必要はないことに注目すべきである。大きなタツプ
高低時間を達成するのに使用される方法については、19
89年11月13日に出願された「直角クロツク位相を有する
同期遅延線」と題する係属中の出願書07/434,408（米国
特許第4994695号明細書）に一層詳細に述べられてい
る。
第５図において、デイジタル−時間領域変換器（DT
C）42はタツプ波形、TAP0:N−１、をSDL40から受取る。
DTC42は、各段への入力がSDL40のTAPnおよび波形パター
ンレジスタ44のビツト0:N−１に接続されている同一の
各段から構成されている。すべての段からの出力は互い
に「短絡」されて一つの共通出力線50を形成している。
DTC42の各段は更に、送信ゲート52nとして接続されてい
る一対のＮ形およびＰ形の装置を備えている。ただしｎ
の範囲は０からＮ−１であり、ＮはSDL40のタツプの数
に相当する。送信ゲート52nがオンになると、TAPN-1に
関連する入力パターンビツトを出力線50に転送する。送
信ゲート52nがオフになると、送信ゲートのインピーダ
ンスが効果的に無限大になつて入力パターンビツトを出
力線から分離する。DTC42の送信ゲートは一度に一つ且
つ一つに限りオンになる。したがつて、一度に出力に影
響するパターンビツトは一つ且つ一つに限られる。
C）42はタツプ波形、TAP0:N−１、をSDL40から受取る。
DTC42は、各段への入力がSDL40のTAPnおよび波形パター
ンレジスタ44のビツト0:N−１に接続されている同一の
各段から構成されている。すべての段からの出力は互い
に「短絡」されて一つの共通出力線50を形成している。
DTC42の各段は更に、送信ゲート52nとして接続されてい
る一対のＮ形およびＰ形の装置を備えている。ただしｎ
の範囲は０からＮ−１であり、ＮはSDL40のタツプの数
に相当する。送信ゲート52nがオンになると、TAPN-1に
関連する入力パターンビツトを出力線50に転送する。送
信ゲート52nがオフになると、送信ゲートのインピーダ
ンスが効果的に無限大になつて入力パターンビツトを出
力線から分離する。DTC42の送信ゲートは一度に一つ且
つ一つに限りオンになる。したがつて、一度に出力に影
響するパターンビツトは一つ且つ一つに限られる。
第６図は、DTCによる静的デイジタルパターンの動的
波形への変換を示す。静的デイジタルパターンは長さＮ
ビツトであるから、各ビツトは出力波形の1/Nを表わし
ている。静的デイジタルパターンはまた波形パターンレ
ジスタ44からのビツト0:N−１でもある。同時に、基準
クロツク周期がＮ区間に分割される。ここでＮはSDL40
のタツプの数である。その結果、静的デイジタルパター
ンの各ビツトはクロツク周期の1/N区間を表わす。SDLの
タツプが高になると、そのタツプに関連するパターンビ
ツトが高（ビツトが１の場合）かまたは低（ビツトが０
の場合）として出力される。このようにして、任意の形
状の波形を単にDTCに入力されるパターンの内容を変え
ることにより構成することができる。更に、パターンが
クロツクごとに変れば、波形の形状もクロツクごとに変
る。したがつて、DTC42は本質的に終りの無い多様な波
形を率直に発生することができる。
波形への変換を示す。静的デイジタルパターンは長さＮ
ビツトであるから、各ビツトは出力波形の1/Nを表わし
ている。静的デイジタルパターンはまた波形パターンレ
ジスタ44からのビツト0:N−１でもある。同時に、基準
クロツク周期がＮ区間に分割される。ここでＮはSDL40
のタツプの数である。その結果、静的デイジタルパター
ンの各ビツトはクロツク周期の1/N区間を表わす。SDLの
タツプが高になると、そのタツプに関連するパターンビ
ツトが高（ビツトが１の場合）かまたは低（ビツトが０
の場合）として出力される。このようにして、任意の形
状の波形を単にDTCに入力されるパターンの内容を変え
ることにより構成することができる。更に、パターンが
クロツクごとに変れば、波形の形状もクロツクごとに変
る。したがつて、DTC42は本質的に終りの無い多様な波
形を率直に発生することができる。
第５図を参照すると、DTC42の送信ゲート52nが、TAPn
が高でTAPn+1が低である場合に限り、回路54を切替える
ことによりオンになる。TAPnはTAPn+1が高になるよりTP
/Nに等しい時間だけ前に高になるので、パターンビツト
ｎはTP/Nに等しい時間だけ出力に影響を与える。TPは基
準クロツクの周期である。SDLのタツプTAP0:N−１が順
次高になるにつれて、パターンビツトも順次接続され、
TP/Nの後DTC出力50から切離される。DTC42はデイジタル
・時間領域変換を行う。典型的には、SDCのタツプとタ
ツプとの間の遅れは、現時のCMOS技術を使用して1.5ナ
ノ秒から3.0ナノ秒を超える範囲にある。換言すれば、
変換の速さの範囲は毎秒300と600ビツトとの間である。
この変換の速さは、CMOS技術ではなく、バイポーラまた
はGaAs技術の特性である。DTCとSDLとの組合せによりCM
OS技術の特性性能を優に超える変換性能が得られる。
が高でTAPn+1が低である場合に限り、回路54を切替える
ことによりオンになる。TAPnはTAPn+1が高になるよりTP
/Nに等しい時間だけ前に高になるので、パターンビツト
ｎはTP/Nに等しい時間だけ出力に影響を与える。TPは基
準クロツクの周期である。SDLのタツプTAP0:N−１が順
次高になるにつれて、パターンビツトも順次接続され、
TP/Nの後DTC出力50から切離される。DTC42はデイジタル
・時間領域変換を行う。典型的には、SDCのタツプとタ
ツプとの間の遅れは、現時のCMOS技術を使用して1.5ナ
ノ秒から3.0ナノ秒を超える範囲にある。換言すれば、
変換の速さの範囲は毎秒300と600ビツトとの間である。
この変換の速さは、CMOS技術ではなく、バイポーラまた
はGaAs技術の特性である。DTCとSDLとの組合せによりCM
OS技術の特性性能を優に超える変換性能が得られる。
第７図は本発明の好適実施例に使用される波形パター
ンレジスタを示す。波形パターンレジスタ44はその入力
IN0−INN-1をパターン発生器48から受取る。波形パター
ンレジスタ44の出力、BIT0〜BITN-1、はDTC42に送られ
る。波形パターンレジスタ44は、パターンレジスタ56、
58、および60の三つのフイールドを備え、深さの変化す
るマスタおよびスレーブのフリツプフロツプ段から構成
されている。第１のフイールド56のBIT0〜BIT3は単独の
マスタ・フリツプフロツプ段62として構成されている。
このようにして、BIT0〜BIT3は1/2クロツクだけ遅れ、
第１のSDLフイールドの最初のタツプ（すなわち、TA
P0）が高くなる前に有効になり、第１のSDLフイールド
の最後のタツプが高になつてからまで有効のままでい
る。波形パターンレジスタ44の第２のフイールド58のBI
T4〜BIT11は完全なマスタ・スレーブ対として実施され
ている。各マスタ・スレーブ対はスレーブ・フリツプフ
ロツプ64に結合されたマスタ・フリツプフロツプ62を備
えている。第２のフイールド58のBIT4〜BIT11は１クロ
ツクだけ遅れ、第２のSDLフイールドの最初のタツプが
高になる前に有効になり、第２のSDLフイールドの最後
のタツプが高になつてからまで有効のままでいる。最後
に、波形パターンレジスタ44の第３のフイールド60のBI
T12〜BIT15は、マスタ・スレーブ・マスタの三つ組とし
て実施されている。各マスタ・スレーブ・マスタ三つ組
は、スレーブ・フリツプフロツプ64に、更にマスタ・フ
リツプフロツプ66に、結合されているマスタ・フリツプ
フロツプ62を備えている。第３のフイールド60のBIT12
〜BIT15は、1.5クロツクだけ遅れ、第３のSDLフイール
ドの最初のタツプが高になる前に有効になり、第３のフ
イールドの最後のタツプ（すなわち、TAPN-1、最後のSD
Lタツプ）が高になつてからまで有効のままでいる。三
つのパターンレジスタ・フイールドの間の境界は設計で
選択できるものであり、必らずしもここに示したように
する必要はないことに注目すべきである。
ンレジスタを示す。波形パターンレジスタ44はその入力
IN0−INN-1をパターン発生器48から受取る。波形パター
ンレジスタ44の出力、BIT0〜BITN-1、はDTC42に送られ
る。波形パターンレジスタ44は、パターンレジスタ56、
58、および60の三つのフイールドを備え、深さの変化す
るマスタおよびスレーブのフリツプフロツプ段から構成
されている。第１のフイールド56のBIT0〜BIT3は単独の
マスタ・フリツプフロツプ段62として構成されている。
このようにして、BIT0〜BIT3は1/2クロツクだけ遅れ、
第１のSDLフイールドの最初のタツプ（すなわち、TA
P0）が高くなる前に有効になり、第１のSDLフイールド
の最後のタツプが高になつてからまで有効のままでい
る。波形パターンレジスタ44の第２のフイールド58のBI
T4〜BIT11は完全なマスタ・スレーブ対として実施され
ている。各マスタ・スレーブ対はスレーブ・フリツプフ
ロツプ64に結合されたマスタ・フリツプフロツプ62を備
えている。第２のフイールド58のBIT4〜BIT11は１クロ
ツクだけ遅れ、第２のSDLフイールドの最初のタツプが
高になる前に有効になり、第２のSDLフイールドの最後
のタツプが高になつてからまで有効のままでいる。最後
に、波形パターンレジスタ44の第３のフイールド60のBI
T12〜BIT15は、マスタ・スレーブ・マスタの三つ組とし
て実施されている。各マスタ・スレーブ・マスタ三つ組
は、スレーブ・フリツプフロツプ64に、更にマスタ・フ
リツプフロツプ66に、結合されているマスタ・フリツプ
フロツプ62を備えている。第３のフイールド60のBIT12
〜BIT15は、1.5クロツクだけ遅れ、第３のSDLフイール
ドの最初のタツプが高になる前に有効になり、第３のフ
イールドの最後のタツプ（すなわち、TAPN-1、最後のSD
Lタツプ）が高になつてからまで有効のままでいる。三
つのパターンレジスタ・フイールドの間の境界は設計で
選択できるものであり、必らずしもここに示したように
する必要はないことに注目すべきである。
波形パターンレジスタ44は出力波形50の高および低の
部分を表わす１および０のパターンを格納している。波
形パターンレジスタ44はクロツクごとに１回もの頻度で
更新することができる。しかし、波形パターンレジスタ
44はすべてを一度に更新することはできない。この場合
一つ以上のビツトが、SDL40からの対応するタツプがそ
のビツトを出力しているとき、同時に切替わることがあ
るからである。波形パターンレジスタ44を更新するため
に、レジスタは三つのフイールド56、58、および60に区
画されており、各フイールドは第４図に示すように三つ
のSDLフイールドに対応する。フイールド内のすべての
ビツトはそれらを出力するSDLフイールド内のタツプが
遷移する前に共に完全に更新される。この方法では、レ
ジスタをSDLタツプの切替えと矛盾しないように更新す
ることは不可能である。パターンレジスタのタイミング
図を、３フイールドの遅れを含めて、第８図に示す。
部分を表わす１および０のパターンを格納している。波
形パターンレジスタ44はクロツクごとに１回もの頻度で
更新することができる。しかし、波形パターンレジスタ
44はすべてを一度に更新することはできない。この場合
一つ以上のビツトが、SDL40からの対応するタツプがそ
のビツトを出力しているとき、同時に切替わることがあ
るからである。波形パターンレジスタ44を更新するため
に、レジスタは三つのフイールド56、58、および60に区
画されており、各フイールドは第４図に示すように三つ
のSDLフイールドに対応する。フイールド内のすべての
ビツトはそれらを出力するSDLフイールド内のタツプが
遷移する前に共に完全に更新される。この方法では、レ
ジスタをSDLタツプの切替えと矛盾しないように更新す
ることは不可能である。パターンレジスタのタイミング
図を、３フイールドの遅れを含めて、第８図に示す。
再び第２図を参照して、パターン発生器48およびシフ
タ46を各サイクルで波形パターンレジスタ44に随意に導
入することができる。この方法で、非常に多様な波形パ
ターンを波形合成器36から作り出すことができる。パタ
ーン発生器48は広範多様などんな形態をも取ることがで
きる。本発明の一実施例では、パターン発生器68は、第
9A図に示すように、簡単に１および０の「配線」パター
ンから構成されている。第9A図の配線パターン発生器68
は、クロツクあたり15ビツトの分解能を有する波形合成
器が整数３の乗算を行うのに使用される。たとえば、第
1D図に示すような周波数逓倍の入出力波形を参照のこ
と。同じ配線パターン発生器68の他の用途は、パターン
発生器が、周波数がクロツク周波数と同じであるがデユ
ーテイサイクルがクロツクと異なる波形を発生する、デ
ユーテイサイクル変換である。たとえば、第1F図に示す
ような25％から75％へのデユーテイサイクル変換の入出
力波形を参照。上の二つの用途はそれぞれのクロツクご
とに同じパターンが繰返されると仮定している。
タ46を各サイクルで波形パターンレジスタ44に随意に導
入することができる。この方法で、非常に多様な波形パ
ターンを波形合成器36から作り出すことができる。パタ
ーン発生器48は広範多様などんな形態をも取ることがで
きる。本発明の一実施例では、パターン発生器68は、第
9A図に示すように、簡単に１および０の「配線」パター
ンから構成されている。第9A図の配線パターン発生器68
は、クロツクあたり15ビツトの分解能を有する波形合成
器が整数３の乗算を行うのに使用される。たとえば、第
1D図に示すような周波数逓倍の入出力波形を参照のこ
と。同じ配線パターン発生器68の他の用途は、パターン
発生器が、周波数がクロツク周波数と同じであるがデユ
ーテイサイクルがクロツクと異なる波形を発生する、デ
ユーテイサイクル変換である。たとえば、第1F図に示す
ような25％から75％へのデユーテイサイクル変換の入出
力波形を参照。上の二つの用途はそれぞれのクロツクご
とに同じパターンが繰返されると仮定している。
本発明の第２の実施例では、パターン発生器は、その
15のエントリの各々に異なるビツトパターンを格納して
いるROM/RAM70である。ROM/RAMのパターンはクロツクご
とに順次アクセスされ、出力波形がROM/RAMエントリの
すべてを背中合せに整列させて得られるパターンにな
る。周波数逓倍に対するROM/RAMパターンの波形出力を
第9B図に示す。ROM/RAMパターン発生器70は、とりわ
け、ＮをＭより大きいか小さいとすることができる場合
有理数N/Mによる周波数逓倍（ＮがＭより小さい場合に
は有理数による周波数分割が行われる）を実施するのに
有用である。このような逓倍器を実施するのに必要なRO
M/RAMエントリの数は有理数の分母、すなわちＭ、に等
しい。たとえば、5/3倍周波数逓倍器の波形およびパタ
ーン発生器に必要なROM/RAMパターンを第9B図に示して
ある。
15のエントリの各々に異なるビツトパターンを格納して
いるROM/RAM70である。ROM/RAMのパターンはクロツクご
とに順次アクセスされ、出力波形がROM/RAMエントリの
すべてを背中合せに整列させて得られるパターンにな
る。周波数逓倍に対するROM/RAMパターンの波形出力を
第9B図に示す。ROM/RAMパターン発生器70は、とりわ
け、ＮをＭより大きいか小さいとすることができる場合
有理数N/Mによる周波数逓倍（ＮがＭより小さい場合に
は有理数による周波数分割が行われる）を実施するのに
有用である。このような逓倍器を実施するのに必要なRO
M/RAMエントリの数は有理数の分母、すなわちＭ、に等
しい。たとえば、5/3倍周波数逓倍器の波形およびパタ
ーン発生器に必要なROM/RAMパターンを第9B図に示して
ある。
本発明の更に他の実施例では、ROM/RAMパターン発生
器を使用して「擬似ランダム」波形合成を行うことがで
きる。擬似ランダム波形合成の場合、各クロツク周期に
対するパターンをまさに周波数逓倍用ROM/RAMの各エン
トリに格納する。しかし、パターンは、パターンがそれ
自身をＮクロツクごとに繰返すので真にランダムではな
い（このため「擬似ランダム」の名がある）。ここでＮ
はROM/RAMエントリの数である。しかし、Ｎを大きくす
ることにより、すなわち、ROM/RAMエントリの数を増す
ことにより、真のランダム挙動への近似が向上する。第
1G図は擬似ランダム波形発生の入出力波形を示す。最後
に、本発明の更に他の実施例では、第9C図に示すリアル
タイム・パターン発生器72を配線パターン発生器68また
はROM/RAMパターン発生器70の代りに使用することがで
きる。リアルタイム・パターン発生器72は幾つかの論理
操作の結果それぞれのクロツクごとに新しいパターンを
発生することができる。
器を使用して「擬似ランダム」波形合成を行うことがで
きる。擬似ランダム波形合成の場合、各クロツク周期に
対するパターンをまさに周波数逓倍用ROM/RAMの各エン
トリに格納する。しかし、パターンは、パターンがそれ
自身をＮクロツクごとに繰返すので真にランダムではな
い（このため「擬似ランダム」の名がある）。ここでＮ
はROM/RAMエントリの数である。しかし、Ｎを大きくす
ることにより、すなわち、ROM/RAMエントリの数を増す
ことにより、真のランダム挙動への近似が向上する。第
1G図は擬似ランダム波形発生の入出力波形を示す。最後
に、本発明の更に他の実施例では、第9C図に示すリアル
タイム・パターン発生器72を配線パターン発生器68また
はROM/RAMパターン発生器70の代りに使用することがで
きる。リアルタイム・パターン発生器72は幾つかの論理
操作の結果それぞれのクロツクごとに新しいパターンを
発生することができる。
再び第２図を参照して、シフタ46をパターン発生器48
と波形パターンレジスタ44との間に随意に設けることが
できる。シフタ46は入力クロツクと出力波形との間の位
相関係を変えるのに使用することができる。左位相シフ
ト72のタイミング図を第10図に示す。
と波形パターンレジスタ44との間に随意に設けることが
できる。シフタ46は入力クロツクと出力波形との間の位
相関係を変えるのに使用することができる。左位相シフ
ト72のタイミング図を第10図に示す。
本発明について第１図〜第10図参照して説明してきた
が、図は例示目的だけのものであり、本発明を限定する
ものと取るべきではないことが理解されよう。たとえ
ば、基準クロツクを遅延させる際の区間の数およびSDL
およびDTCのフイールドの数は各自の特定の環境に合せ
て変えることができることが考えられる。本発明の教示
を取入れた多数の種々な実施例および用途が当業者によ
り容易に組立てられることが考えられる。
が、図は例示目的だけのものであり、本発明を限定する
ものと取るべきではないことが理解されよう。たとえ
ば、基準クロツクを遅延させる際の区間の数およびSDL
およびDTCのフイールドの数は各自の特定の環境に合せ
て変えることができることが考えられる。本発明の教示
を取入れた多数の種々な実施例および用途が当業者によ
り容易に組立てられることが考えられる。
第1A図は整数による周波数逓倍機能の幾つかを行う従来
技術の回路図、第1B図は有理数による周波数逓倍を行う
従来技術の回路図、第1C図は整数による周波数逓倍を行
う従来技術の他の方法を示す図、第1D図は整数Ｎによる
周波数逓倍の、Ｎ＝３の場合の、入出力タイミング波形
を示す図、第1E図は有理数N/Mによる周波数逓倍の、Ｎ
＝３およびＭ＝２の場合の、入出力タイミング波形を示
す図、第1F図はデユーテイサイクルを25％から75％に変
換する場合の入出力タイミング波形を示す図、第1G図は
擬似ランダム波形発生機能に対する入出力タイミング波
形を示す図、第２図は本発明の好適実施例を示すブロツ
ク図、第３図は本発明の現在好適な実施例に使用される
同期遅延線の電気的概要図、第４図は第３図のSDLの出
力波形の、Ｎ＝16の場合の、タイミング図、第５図は本
発明の現在好適な実施例に使用されるデイジタル・時間
領域変換器（DTC）の電気的概要図、第６図は本発明の
現在好適な実施例に使用されるDTCによる、静的パター
ンの動的波形への変換を示す図、第７図は本発明の現在
好適な実施例に使用される波形パターンレジスタの電気
的概要図、第８図は本発明の現在好適な実施例に使用さ
れる波形パターンレジスタのタイミング図、第9A図は本
発明の現在好適な実施例の一つに使用される配線パター
ン発生器の電気的概要図、第9B図は本発明の現在好適な
実施例の一つに使用される周波数逓倍用ROM/RAMパター
ン発生器のパターン出力を示す図、第9C図は本発明の現
在好適な実施例の一つに使用されるリアルタイムパター
ン発生器のブロツク図、第10図は本発明の現在好適な実
施例に使用される左シフタの使用による変動波形位相の
タイミング図である。 10……位相比較器、12……ループフイルタ、14……VC
O、16、18……除算器、36……波形合成器、40……同期
遅延線（SDL）、42……デイジタル時間領域変換器（DT
C）、44……波形パターンレジスタ、46……シフタ、4
8、68、70……パターン発生器、50……共通出力線（合
成波形）、52……送信ゲート、56、58、60……パターン
レジスタのフイールド、62、64、66……フリツプフロツ
プ。
技術の回路図、第1B図は有理数による周波数逓倍を行う
従来技術の回路図、第1C図は整数による周波数逓倍を行
う従来技術の他の方法を示す図、第1D図は整数Ｎによる
周波数逓倍の、Ｎ＝３の場合の、入出力タイミング波形
を示す図、第1E図は有理数N/Mによる周波数逓倍の、Ｎ
＝３およびＭ＝２の場合の、入出力タイミング波形を示
す図、第1F図はデユーテイサイクルを25％から75％に変
換する場合の入出力タイミング波形を示す図、第1G図は
擬似ランダム波形発生機能に対する入出力タイミング波
形を示す図、第２図は本発明の好適実施例を示すブロツ
ク図、第３図は本発明の現在好適な実施例に使用される
同期遅延線の電気的概要図、第４図は第３図のSDLの出
力波形の、Ｎ＝16の場合の、タイミング図、第５図は本
発明の現在好適な実施例に使用されるデイジタル・時間
領域変換器（DTC）の電気的概要図、第６図は本発明の
現在好適な実施例に使用されるDTCによる、静的パター
ンの動的波形への変換を示す図、第７図は本発明の現在
好適な実施例に使用される波形パターンレジスタの電気
的概要図、第８図は本発明の現在好適な実施例に使用さ
れる波形パターンレジスタのタイミング図、第9A図は本
発明の現在好適な実施例の一つに使用される配線パター
ン発生器の電気的概要図、第9B図は本発明の現在好適な
実施例の一つに使用される周波数逓倍用ROM/RAMパター
ン発生器のパターン出力を示す図、第9C図は本発明の現
在好適な実施例の一つに使用されるリアルタイムパター
ン発生器のブロツク図、第10図は本発明の現在好適な実
施例に使用される左シフタの使用による変動波形位相の
タイミング図である。 10……位相比較器、12……ループフイルタ、14……VC
O、16、18……除算器、36……波形合成器、40……同期
遅延線（SDL）、42……デイジタル時間領域変換器（DT
C）、44……波形パターンレジスタ、46……シフタ、4
8、68、70……パターン発生器、50……共通出力線（合
成波形）、52……送信ゲート、56、58、60……パターン
レジスタのフイールド、62、64、66……フリツプフロツ
プ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/156 H03L 7/099
Claims (2)
- 【請求項１】基準信号に対して複数の周波数を有するデ
イジタル波形を合成する集積回路であつて、 前記基準信号を受取つたことに応じて複数のタツプを発
生する同期遅延線、 前記同期遅延線に接続されて前記複数のタツプから前記
デイジタル波形を発生するデイジタル・時間領域変換
器、 前記デイジタル・時間領域変換器に接続されて該デイジ
タル・時間領域変換器による前記デイジタル波形の合成
を同期化する波形パターンレジスタ、 前記波形パターンレジスタに接続されて波形パターンを
発生するパターン発生器、 から構成される装置。 - 【請求項２】基準信号に対して複数の周波数を有するデ
イジタル波形を発生する集積回路であつて、 前記基準信号を受取つたことに応じて複数のタツプを発
生する同期遅延線、 前記同期遅延線に接続されて前記複数のタツプから前記
デイジタル波形を合成するデイジタル・時間領域変換
器、 前記デイジタル・時間領域変換器に接続されて該デイジ
タル・時間領域変換器による前記デイジタル波形の合成
を同期化する波形パターンレジスタ、 前記波形パターンレジスタに接続されてパターンの位置
を変えるシフタ、および 前記波形パターンレジスタに接続されて波形を発生する
パターン発生器、 から構成される装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/444,670 US4980585A (en) | 1989-12-01 | 1989-12-01 | Method and apparatus for synthesizing digital waveforms |
| US444,670 | 1989-12-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03188711A JPH03188711A (ja) | 1991-08-16 |
| JP3041456B2 true JP3041456B2 (ja) | 2000-05-15 |
Family
ID=23765868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2323371A Expired - Fee Related JP3041456B2 (ja) | 1989-12-01 | 1990-11-28 | デイジタル波形合成用集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4980585A (ja) |
| JP (1) | JP3041456B2 (ja) |
| IL (1) | IL96323A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5734877A (en) * | 1992-09-09 | 1998-03-31 | Silicon Graphics, Inc. | Processor chip having on-chip circuitry for generating a programmable external clock signal and for controlling data patterns |
| US5347558A (en) * | 1993-10-20 | 1994-09-13 | Intel Corporation | Input frequency converter to increase input frequency range of a synchronous delay line |
| US5638542A (en) * | 1993-12-29 | 1997-06-10 | Intel Corporation | Low power non-overlap two phase complementary clock unit using synchronous delay line |
| US5546431A (en) * | 1994-04-11 | 1996-08-13 | Intel Corporation | Programmable digital filter with substantially equal bandwidth increments |
| US5671258A (en) * | 1994-12-20 | 1997-09-23 | 3Com Corporation | Clock recovery circuit and receiver using same |
| US5489864A (en) * | 1995-02-24 | 1996-02-06 | Intel Corporation | Delay interpolation circuitry |
| US6487647B1 (en) | 1997-12-29 | 2002-11-26 | Intel Corporation | Adaptive memory interface timing generation |
| US6127858A (en) * | 1998-04-30 | 2000-10-03 | Intel Corporation | Method and apparatus for varying a clock frequency on a phase by phase basis |
| IT1320459B1 (it) * | 2000-06-27 | 2003-11-26 | Cit Alcatel | Metodo di allineamento di fase di flussi di dati appartenenti a tramea divisione di tempo relativo circuito. |
| KR100366627B1 (ko) | 2000-08-23 | 2003-01-09 | 삼성전자 주식회사 | Ｄｔｃ 기반 플립플럽 회로 및 비교기 |
| US6934655B2 (en) * | 2001-03-16 | 2005-08-23 | Mindspeed Technologies, Inc. | Method and apparatus for transmission line analysis |
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