JPH1051341A - ラジオ受信回路 - Google Patents
ラジオ受信回路Info
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- JPH1051341A JPH1051341A JP20253596A JP20253596A JPH1051341A JP H1051341 A JPH1051341 A JP H1051341A JP 20253596 A JP20253596 A JP 20253596A JP 20253596 A JP20253596 A JP 20253596A JP H1051341 A JPH1051341 A JP H1051341A
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Abstract
(57)【要約】
【課題】発振回路からの高調波と受信信号とのビートを
防止する。 【解決手段】周波数制御回路２３は、発振回路２２から
の内部クロックのタイミングに応じて、プログラマブル
ディバイダ１７に分周データを印加する。また、リファ
レンスディバイダ２４は、内部クロックを分周し、受信
バンドのチャンネル幅と同一の周波数の基準信号を生成
する。マイクロコンピュータ２１の基準信号が受信信号
に比べ十分に低いので、マイクロコンピュータ２１から
高調波発生を防止できるとともに、基準信号をチャンネ
ル幅の整数分の１に設定されるので、受信バンドに飛び
込む高調波レベルが微小にできる。その為、高調波と受
信信号とのビートの防止が可能となる。
防止する。 【解決手段】周波数制御回路２３は、発振回路２２から
の内部クロックのタイミングに応じて、プログラマブル
ディバイダ１７に分周データを印加する。また、リファ
レンスディバイダ２４は、内部クロックを分周し、受信
バンドのチャンネル幅と同一の周波数の基準信号を生成
する。マイクロコンピュータ２１の基準信号が受信信号
に比べ十分に低いので、マイクロコンピュータ２１から
高調波発生を防止できるとともに、基準信号をチャンネ
ル幅の整数分の１に設定されるので、受信バンドに飛び
込む高調波レベルが微小にできる。その為、高調波と受
信信号とのビートの防止が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積化に好適な電
子同調型のラジオ受信回路に関する。
子同調型のラジオ受信回路に関する。
【０００２】
【従来の技術】従来より、集積回路を用いて構成される
ラジオ受信回路は、３つの集積回路から構成されてい
た。１つは、受信ＲＦ信号をＩＦ信号に周波数変換した
後オーディオ信号に検波するチューナーＩＣであり、２
つ目は、ＲＦ信号をＩＦ信号に周波数変換するための局
部発振信号を制御するＰＬＬ−ＩＣであり、また、３つ
目は、チューナーＩＣで希望局が受信されるように局部
発振周波数を設定するため、ＰＬＬ回路に周波数情報を
印加するマイクロコンピュータである。図２に、３つの
集積回路で構成されるラジオ受信回路の従来例を示す。
ラジオ受信回路は、３つの集積回路から構成されてい
た。１つは、受信ＲＦ信号をＩＦ信号に周波数変換した
後オーディオ信号に検波するチューナーＩＣであり、２
つ目は、ＲＦ信号をＩＦ信号に周波数変換するための局
部発振信号を制御するＰＬＬ−ＩＣであり、また、３つ
目は、チューナーＩＣで希望局が受信されるように局部
発振周波数を設定するため、ＰＬＬ回路に周波数情報を
印加するマイクロコンピュータである。図２に、３つの
集積回路で構成されるラジオ受信回路の従来例を示す。
【０００３】図２において、ラジオ受信機セットのフロ
ントパネル（図示せず）を操作することによって、分周
データが、マイクロコンピュータ１内の発振回路２から
の内部クロック信号のタイミングに応じて、周波数制御
回路３で生成され、ＰＬＬ−ＩＣ４のＰＬＬ制御回路５
に印加される。そして、ＰＬＬ制御回路５は制御信号を
チューナーＩＣ７の局部発振回路８に印加し、局部発振
回路８からの局部発振信号はＰＬＬ制御回路５に印加さ
れる。ＰＬＬ−ＩＣ４において、ＰＬＬ制御回路５は、
分周データによって設定される分周比で局部発振信号を
分周し、分周された局部発振信号を発振回路６の基準発
振信号と位相比較することにより、制御信号を生成す
る。また、局部発振回路８の発振周波数は制御信号に応
じて変化する。分周データを変更することにより、制御
信号が変化するので、局部発振周波数が変化する。チュ
ーナー７において、局部発振信号は、周波数変換回路９
にも印加され、受信ＲＦ信号は局部発振信号に応じてＩ
Ｆ信号に変換され、検波回路１０でＩＦ信号は検波され
る。
ントパネル（図示せず）を操作することによって、分周
データが、マイクロコンピュータ１内の発振回路２から
の内部クロック信号のタイミングに応じて、周波数制御
回路３で生成され、ＰＬＬ−ＩＣ４のＰＬＬ制御回路５
に印加される。そして、ＰＬＬ制御回路５は制御信号を
チューナーＩＣ７の局部発振回路８に印加し、局部発振
回路８からの局部発振信号はＰＬＬ制御回路５に印加さ
れる。ＰＬＬ−ＩＣ４において、ＰＬＬ制御回路５は、
分周データによって設定される分周比で局部発振信号を
分周し、分周された局部発振信号を発振回路６の基準発
振信号と位相比較することにより、制御信号を生成す
る。また、局部発振回路８の発振周波数は制御信号に応
じて変化する。分周データを変更することにより、制御
信号が変化するので、局部発振周波数が変化する。チュ
ーナー７において、局部発振信号は、周波数変換回路９
にも印加され、受信ＲＦ信号は局部発振信号に応じてＩ
Ｆ信号に変換され、検波回路１０でＩＦ信号は検波され
る。
【０００４】
【発明が解決しようとする課題】ところで、発振回路６
に接続される水晶発振素子には、コストが安価で、汎用
性があるという理由から、例えば、４．５ＭＨｚや７．
２ＭＨｚの高周波で発振する発振素子が用いられる。し
かし、チューナーＩＣにＦＭチューナーが構成されてい
ると、４．５ＭＨｚや７．２ＭＨｚの発振信号の高調波
がＦＭチューナーの入力段に飛び込み、高調波とＦＭ受
信周波数との間でビートが発生し、そのビートにより受
信特性を悪化させるという問題があった。
に接続される水晶発振素子には、コストが安価で、汎用
性があるという理由から、例えば、４．５ＭＨｚや７．
２ＭＨｚの高周波で発振する発振素子が用いられる。し
かし、チューナーＩＣにＦＭチューナーが構成されてい
ると、４．５ＭＨｚや７．２ＭＨｚの発振信号の高調波
がＦＭチューナーの入力段に飛び込み、高調波とＦＭ受
信周波数との間でビートが発生し、そのビートにより受
信特性を悪化させるという問題があった。
【０００５】
【課題を解決するための手段】本発明は、受信周波数に
応じた分周データ及び位相比較用の基準信号とを発生す
る第１集積回路と、少なくとも１つのチューナーと、前
記分周データ及び基準信号に応じて局部発振信号を発生
するＰＬＬ回路とが含まれ、同一基板上に集積化された
第２集積回路とを備えることを特徴とする。
応じた分周データ及び位相比較用の基準信号とを発生す
る第１集積回路と、少なくとも１つのチューナーと、前
記分周データ及び基準信号に応じて局部発振信号を発生
するＰＬＬ回路とが含まれ、同一基板上に集積化された
第２集積回路とを備えることを特徴とする。
【０００６】また、前記第１集積回路は、内部クロック
信号を発生する発振回路と、前記内部クロック信号に応
じて分周データを発生する周波数制御回路と、前記内部
クロック信号に基づいてチャンネル幅の整数分の１の基
準信号を発生する基準信号発生回路とが同一基板上に集
積化されて構成されることを特徴とする。さらに、第２
集積回路は、制御信号に応じて周波数が変化する局部発
振信号を発生する局部発振回路と、前記分周データによ
って可変分周比が設定されると共に、該局部発振回路の
出力信号を前記可変分周比で分周するプログラマブルデ
ィバイダと、該プログラマブルディバイダの出力信号と
前記基準信号とを位相比較する位相比較回路、該位相比
較回路の出力信号に応じて前記局部発振回路の制御信号
を発生するループフィルタと、前記局部発振信号により
受信局が定まる少なくとも１つのチューナーが他の同一
基板上に集積化されて構成されることを特徴とする。
信号を発生する発振回路と、前記内部クロック信号に応
じて分周データを発生する周波数制御回路と、前記内部
クロック信号に基づいてチャンネル幅の整数分の１の基
準信号を発生する基準信号発生回路とが同一基板上に集
積化されて構成されることを特徴とする。さらに、第２
集積回路は、制御信号に応じて周波数が変化する局部発
振信号を発生する局部発振回路と、前記分周データによ
って可変分周比が設定されると共に、該局部発振回路の
出力信号を前記可変分周比で分周するプログラマブルデ
ィバイダと、該プログラマブルディバイダの出力信号と
前記基準信号とを位相比較する位相比較回路、該位相比
較回路の出力信号に応じて前記局部発振回路の制御信号
を発生するループフィルタと、前記局部発振信号により
受信局が定まる少なくとも１つのチューナーが他の同一
基板上に集積化されて構成されることを特徴とする。
【０００７】本発明に依れば、チューナーとＰＬＬ回路
とを同一基板上に集積化するとともに、ＰＬＬ回路の基
準信号を、ＰＬＬ回路の分周データを発生する集積回路
で発生することにより、ＰＬＬ回路の基準信号を低周波
に設定できるため、発振回路と受信信号とのビート妨害
を防止できる。
とを同一基板上に集積化するとともに、ＰＬＬ回路の基
準信号を、ＰＬＬ回路の分周データを発生する集積回路
で発生することにより、ＰＬＬ回路の基準信号を低周波
に設定できるため、発振回路と受信信号とのビート妨害
を防止できる。
【０００８】
【発明の実施の形態】図１は、本発明の実施の形態を示
す図であり、１１は、受信ＲＦ信号を増幅するＲＦ増幅
回路１２と、ＲＦ増幅回路１２の出力信号をＩＦ信号に
変換する混合回路１３と、ＩＦ信号を増幅するＩＦ増幅
回路１４と、ＩＦ増幅回路１４の出力信号をＦＭ検波す
るＦＭ検波回路１５と、混合回路１３に局部発振信号を
印加する局部発振回路１６と、局部発振信号を可変分周
比で分周するプログラマブルディバイダ１７と、プログ
ラマブルディバイダ１７の出力信号を後述の基準信号と
位相比較する位相比較回路１８と、位相比較回路１８の
出力信号に応じて３値出力信号を発生するチャージポン
プ回路１９と、チャージポンプ回路１９の出力信号に応
じて制御信号を発生するＬＰＦ２０とから成る第１集積
回路、２１は、内部クロック信号を発生する発振回路２
２と、内部クロック信号のタイミングに応じてプログラ
マブルディバイダ１７に分周データを印加する周波数制
御回路２３と、発振回路２２の出力信号を分周し、基準
信号を発生するリファレンスディバイダ２４とから成る
第２集積回路としてのマイクロコンピュータである。図
１では、ＰＬＬ回路部分がチューナー部分に含まれ、そ
れらが同一基板上に集積化されるとともに、第１集積回
路と他基板上に集積化される第２集積回路がＰＬＬ回路
の基準信号を作成する。
す図であり、１１は、受信ＲＦ信号を増幅するＲＦ増幅
回路１２と、ＲＦ増幅回路１２の出力信号をＩＦ信号に
変換する混合回路１３と、ＩＦ信号を増幅するＩＦ増幅
回路１４と、ＩＦ増幅回路１４の出力信号をＦＭ検波す
るＦＭ検波回路１５と、混合回路１３に局部発振信号を
印加する局部発振回路１６と、局部発振信号を可変分周
比で分周するプログラマブルディバイダ１７と、プログ
ラマブルディバイダ１７の出力信号を後述の基準信号と
位相比較する位相比較回路１８と、位相比較回路１８の
出力信号に応じて３値出力信号を発生するチャージポン
プ回路１９と、チャージポンプ回路１９の出力信号に応
じて制御信号を発生するＬＰＦ２０とから成る第１集積
回路、２１は、内部クロック信号を発生する発振回路２
２と、内部クロック信号のタイミングに応じてプログラ
マブルディバイダ１７に分周データを印加する周波数制
御回路２３と、発振回路２２の出力信号を分周し、基準
信号を発生するリファレンスディバイダ２４とから成る
第２集積回路としてのマイクロコンピュータである。図
１では、ＰＬＬ回路部分がチューナー部分に含まれ、そ
れらが同一基板上に集積化されるとともに、第１集積回
路と他基板上に集積化される第２集積回路がＰＬＬ回路
の基準信号を作成する。
【０００９】図１において、マイクロコンピュータ２１
において、内部クロック信号が発振回路２２から周波数
制御回路２３に印加される。周波数制御回路２３は、内
部クロック信号のタイミングによりラジオ受信機セット
の操作パネル（図示せず）を操作されて発生する出力信
号を取り込む。そして、操作パネルの出力信号に応じて
分周データを生成し、この分周データをプログラマブル
ディバイダ１７に印加する。尚、周波数制御回路２３は
ロジック回路で構成され、発振回路２２の内部クロック
信号はロジック回路のクロックとして使用される。
において、内部クロック信号が発振回路２２から周波数
制御回路２３に印加される。周波数制御回路２３は、内
部クロック信号のタイミングによりラジオ受信機セット
の操作パネル（図示せず）を操作されて発生する出力信
号を取り込む。そして、操作パネルの出力信号に応じて
分周データを生成し、この分周データをプログラマブル
ディバイダ１７に印加する。尚、周波数制御回路２３は
ロジック回路で構成され、発振回路２２の内部クロック
信号はロジック回路のクロックとして使用される。
【００１０】また、発振回路２２の出力信号はリファレ
ンスディバイダ２４で固定分周比で分周され、リファレ
ンスディバイダ２４の出力信号は、例えば、１００ＫＨ
ｚの基準信号として発生する。基準信号の周波数は、Ｆ
Ｍ受信バンドのチャンネル幅に等しく設定され、日本国
内でのＦＭバンドのチャンネル幅は１００ＫＨｚである
ので、基準信号は１００ＫＨｚに設定される。
ンスディバイダ２４で固定分周比で分周され、リファレ
ンスディバイダ２４の出力信号は、例えば、１００ＫＨ
ｚの基準信号として発生する。基準信号の周波数は、Ｆ
Ｍ受信バンドのチャンネル幅に等しく設定され、日本国
内でのＦＭバンドのチャンネル幅は１００ＫＨｚである
ので、基準信号は１００ＫＨｚに設定される。
【００１１】また、第１集積回路１１において、局部発
振回路１６の局部発振信号は、プログラマブルディバイ
ダ１７においてこの可変分周比で分周される。この可変
分周比は周波数制御回路２３の分周データで設定され、
ラジオ受信機セットの操作パネルを操作することによっ
て、可変分周比が変更される。その後、位相比較回路１
８で、プログラマブルディバイダ１７の出力信号は、リ
ファレンスディバイダ２４の基準信号と位相比較され
る。プログラマブルディバイダ１７の出力信号が基準信
号に対して遅れているか、進んでいるかによって、位相
比較回路１８は２つの出力信号の一方をチャージポンプ
回路１９に印加する。そして、位相比較回路１８の出力
信号に応じて、チャージポンプ回路１９から「Ｌ」、
「Ｈ」及びその中間レベルの出力信号が発生する。チャ
ージポンプ回路１９の出力信号はＬＰＦ２０で平滑さ
れ、平滑することによって制御信号が発生する。制御信
号は局部発振回路１６に印加され、制御信号に応じて局
部発振周波数が変化する。このようなＰＬＬ回路では、
プログラマブルディバイダ１７の出力信号の位相が基準
信号の位相に一致するように動作するので、プログラマ
ブルディバイダ１７の分周比を変更すると、局部発振回
路１６の局発振信号が変化してプログラマブルディバイ
ダ１７の出力位相が基準信号の位相に一致する。よっ
て、希望局の分周データをプログラマブルディバイダ１
７に印加すれば、希望局に応じた局部発振信号が得られ
る。
振回路１６の局部発振信号は、プログラマブルディバイ
ダ１７においてこの可変分周比で分周される。この可変
分周比は周波数制御回路２３の分周データで設定され、
ラジオ受信機セットの操作パネルを操作することによっ
て、可変分周比が変更される。その後、位相比較回路１
８で、プログラマブルディバイダ１７の出力信号は、リ
ファレンスディバイダ２４の基準信号と位相比較され
る。プログラマブルディバイダ１７の出力信号が基準信
号に対して遅れているか、進んでいるかによって、位相
比較回路１８は２つの出力信号の一方をチャージポンプ
回路１９に印加する。そして、位相比較回路１８の出力
信号に応じて、チャージポンプ回路１９から「Ｌ」、
「Ｈ」及びその中間レベルの出力信号が発生する。チャ
ージポンプ回路１９の出力信号はＬＰＦ２０で平滑さ
れ、平滑することによって制御信号が発生する。制御信
号は局部発振回路１６に印加され、制御信号に応じて局
部発振周波数が変化する。このようなＰＬＬ回路では、
プログラマブルディバイダ１７の出力信号の位相が基準
信号の位相に一致するように動作するので、プログラマ
ブルディバイダ１７の分周比を変更すると、局部発振回
路１６の局発振信号が変化してプログラマブルディバイ
ダ１７の出力位相が基準信号の位相に一致する。よっ
て、希望局の分周データをプログラマブルディバイダ１
７に印加すれば、希望局に応じた局部発振信号が得られ
る。
【００１２】また、受信ＲＦ信号はＲＦ増幅回路１２で
増幅された後、混合回路１３で局発信号により、例え
ば、１０．７ＭＨｚのＩＦ信号に周波数変換される。Ｉ
Ｆ信号は、ＩＦ増幅回路１４で増幅された後、ＦＭ検波
回路１５でＦＭ検波される。ラジオ受信機セットの操作
パネルを操作することによって、プログラマブルディバ
イダ１７の分周比を変更することにより、局部発振信号
が変更され、この局部発振信号により希望局の受信信号
のみが１０．７ＭＨｚのＩＦ信号に変換され、後段のＦ
Ｍ検波回路１５でＦＭ検波される。
増幅された後、混合回路１３で局発信号により、例え
ば、１０．７ＭＨｚのＩＦ信号に周波数変換される。Ｉ
Ｆ信号は、ＩＦ増幅回路１４で増幅された後、ＦＭ検波
回路１５でＦＭ検波される。ラジオ受信機セットの操作
パネルを操作することによって、プログラマブルディバ
イダ１７の分周比を変更することにより、局部発振信号
が変更され、この局部発振信号により希望局の受信信号
のみが１０．７ＭＨｚのＩＦ信号に変換され、後段のＦ
Ｍ検波回路１５でＦＭ検波される。
【００１３】ところで、マイクロコンピュータ２１は、
チューナーＩＣに内部クロック信号の高調波による悪影
響が発生しないように、従来よりチューナーＩＣと離れ
たところに配置したり、また、高調波が飛び出さないよ
うにシールドされている。その為、マイクロコンピュー
タ２１において、ＰＬＬ回路用の基準信号を生成するこ
とによって、基準信号の生成の際に発生する高調波によ
るチューナーＩＣへの悪影響を防止することができる。
また、マイクロコンピュータ２１が第１集積回路１１に
基準信号を印加する際、基準信号を伝送するラインから
高調波が発生する恐れがある。即ち、基準信号は、受信
バンドのチャンネル幅と等しく設定され、例えば、日本
のＦＭ受信バンドでは１００ＫＨｚに設定されるので、
ＦＭバンドの基準信号の７６〜９０倍の高調波がＦＭ受
信バンドに飛び込む恐れがある。しかしながら、７６〜
９０倍の高調波では、そのレベルは微小レベルとなるの
で、基準信号の高調波がチューナーＩＣへ飛び込んだと
しても、チューナーＩＣにおいて受信信号と高調波との
ビートが発生することはない。
チューナーＩＣに内部クロック信号の高調波による悪影
響が発生しないように、従来よりチューナーＩＣと離れ
たところに配置したり、また、高調波が飛び出さないよ
うにシールドされている。その為、マイクロコンピュー
タ２１において、ＰＬＬ回路用の基準信号を生成するこ
とによって、基準信号の生成の際に発生する高調波によ
るチューナーＩＣへの悪影響を防止することができる。
また、マイクロコンピュータ２１が第１集積回路１１に
基準信号を印加する際、基準信号を伝送するラインから
高調波が発生する恐れがある。即ち、基準信号は、受信
バンドのチャンネル幅と等しく設定され、例えば、日本
のＦＭ受信バンドでは１００ＫＨｚに設定されるので、
ＦＭバンドの基準信号の７６〜９０倍の高調波がＦＭ受
信バンドに飛び込む恐れがある。しかしながら、７６〜
９０倍の高調波では、そのレベルは微小レベルとなるの
で、基準信号の高調波がチューナーＩＣへ飛び込んだと
しても、チューナーＩＣにおいて受信信号と高調波との
ビートが発生することはない。
【００１４】よって、ＰＬＬ回路の基準信号をマイクロ
コンピュータ２１内の内部クロックを分周してＰＬＬの
基準信号を得ているので、発振回路を１個とすることが
できるとともにＰＬＬ回路自体が高調波を発生する恐れ
がない。その為、ＰＬＬ回路をチューナー回路と同一の
基板上に集積化することが可能となる。尚、ＦＭ受信機
を用いて動作を説明してきたが、日本のＡＭ受信機の場
合には、マイクロコンピュータ２１の基準信号をそのチ
ャンネル幅である９ＫＨｚに設定すれば、その約６０〜
１８０倍の高調波が５４０〜１６２０ＫＨｚのＡＭ受信
バンドに飛び込んでも、高調波のレベルが微小レベルで
あるので、ＡＭ受信信号と高調波とのビートの発生を防
止できる。
コンピュータ２１内の内部クロックを分周してＰＬＬの
基準信号を得ているので、発振回路を１個とすることが
できるとともにＰＬＬ回路自体が高調波を発生する恐れ
がない。その為、ＰＬＬ回路をチューナー回路と同一の
基板上に集積化することが可能となる。尚、ＦＭ受信機
を用いて動作を説明してきたが、日本のＡＭ受信機の場
合には、マイクロコンピュータ２１の基準信号をそのチ
ャンネル幅である９ＫＨｚに設定すれば、その約６０〜
１８０倍の高調波が５４０〜１６２０ＫＨｚのＡＭ受信
バンドに飛び込んでも、高調波のレベルが微小レベルで
あるので、ＡＭ受信信号と高調波とのビートの発生を防
止できる。
【００１５】また、マイクロコンピュータ２１の基準信
号を受信バンドのチャンネル幅と同一にするだけでな
く、チャンネル幅の整数分の１としてもよい。この場
合、基準信号の周波数はさらに低くなるので、高調波レ
ベルはさらに微小となり、高調波が受信バンドに飛び込
んでも、ビートが発生しない。また、ＰＬＬ回路におい
て、基準信号をチャンネル幅の整数分の１と設定すると
き、プログラマブルディバイダの後段に整数分の１の分
周器を配置することにより、位相比較回路１８の２つの
入力信号の位相関係を合わせることが可能となる。
号を受信バンドのチャンネル幅と同一にするだけでな
く、チャンネル幅の整数分の１としてもよい。この場
合、基準信号の周波数はさらに低くなるので、高調波レ
ベルはさらに微小となり、高調波が受信バンドに飛び込
んでも、ビートが発生しない。また、ＰＬＬ回路におい
て、基準信号をチャンネル幅の整数分の１と設定すると
き、プログラマブルディバイダの後段に整数分の１の分
周器を配置することにより、位相比較回路１８の２つの
入力信号の位相関係を合わせることが可能となる。
【００１６】また、日本以外の国においても、マイクロ
コンピュータ２１でその国の受信バンドのチャンネル幅
の整数分の１の基準信号を生成すれば、受信信号と高調
波とのビートを防止できる。
コンピュータ２１でその国の受信バンドのチャンネル幅
の整数分の１の基準信号を生成すれば、受信信号と高調
波とのビートを防止できる。
【００１７】
【発明の効果】本発明に依れば、電子同調チューナーに
おいて、局部発振信号を発生するためのＰＬＬ回路の基
準信号を、局部発振信号周波数を設定する分周データを
発生する回路で生成するので、高調波発生を防止で、高
調波と受信信号との間のビートの発生を防止できる。
おいて、局部発振信号を発生するためのＰＬＬ回路の基
準信号を、局部発振信号周波数を設定する分周データを
発生する回路で生成するので、高調波発生を防止で、高
調波と受信信号との間のビートの発生を防止できる。
【００１８】また、基準信号は、受信バンドのチャンネ
ル幅の整数分の１に設定されるので、基準信号の伝送ラ
インから高調波が発生しても、高調波レベルが微小レベ
ルであり、高調波と受信信号との間のビートを防止でき
る。さらに、基準信号を第２集積回路で発生させるの
で、発振器を削減できると共に、ＩＣのピン数も削減で
きるという他の効果も奏する。
ル幅の整数分の１に設定されるので、基準信号の伝送ラ
インから高調波が発生しても、高調波レベルが微小レベ
ルであり、高調波と受信信号との間のビートを防止でき
る。さらに、基準信号を第２集積回路で発生させるの
で、発振器を削減できると共に、ＩＣのピン数も削減で
きるという他の効果も奏する。
【図１】本発明の実施の形態を示す図である。
【図２】従来例を示す図である。
１２ ＲＦ増幅回路 １３ 混合回路 １４ ＩＦ増幅回路 １５ ＦＭ検波回路 １６ 局部発振回路 １７ プログラマブルディバイダ １８ 位相比較回路 １９ チャージポンプ回路 ２０ ＬＰＦ ２１ マイクロコンピュータ ２２ 発振回路 ２３ 周波数制御回路 ２４ リファレンスディバイダ
Claims (3)
- 【請求項１】電子同調型のラジオ受信回路であって、 受信周波数に応じた分周データ及び位相比較用の基準信
号とを発生する第１集積回路と、 少なくとも１つのチューナーと、前記分周データ及び基
準信号に応じて局部発振信号を発生するＰＬＬ回路とが
含まれ、同一基板上に集積化された第２集積回路とを備
えることを特徴とするラジオ受信回路。 - 【請求項２】前記第１集積回路は、 内部クロック信号を発生する発振回路と、 前記内部クロック信号に応じて分周データを発生する周
波数制御回路と、 前記内部クロック信号に基づいてチャンネル幅の整数分
の１の基準信号を発生する基準信号発生回路とが同一基
板上に集積化されて構成されることを特徴とする請求項
１記載のラジオ受信回路。 - 【請求項３】第２集積回路は、 制御信号に応じて周波数が変化する局部発振信号を発生
する局部発振回路と、前記分周データによって可変分周
比が設定されると共に、該局部発振回路の出力信号を前
記可変分周比で分周するプログラマブルディバイダと、 該プログラマブルディバイダの出力信号と前記基準信号
とを位相比較する位相比較回路、 該位相比較回路の出力信号に応じて前記局部発振回路の
制御信号を発生するループフィルタと、 前記局部発振信号により受信局が定まる少なくとも１つ
のチューナーが他の同一基板上に集積化されて構成され
ることを特徴とする請求項１記載のラジオ受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20253596A JPH1051341A (ja) | 1996-07-31 | 1996-07-31 | ラジオ受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20253596A JPH1051341A (ja) | 1996-07-31 | 1996-07-31 | ラジオ受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1051341A true JPH1051341A (ja) | 1998-02-20 |
Family
ID=16459115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20253596A Pending JPH1051341A (ja) | 1996-07-31 | 1996-07-31 | ラジオ受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1051341A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008219790A (ja) * | 2007-03-07 | 2008-09-18 | Sanyo Electric Co Ltd | 受信回路 |
-
1996
- 1996-07-31 JP JP20253596A patent/JPH1051341A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008219790A (ja) * | 2007-03-07 | 2008-09-18 | Sanyo Electric Co Ltd | 受信回路 |
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