JP2790121B2 - 受信機 - Google Patents
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- Japan
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- circuit
- signal
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- Circuits Of Receivers In General (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータ（以下「マイコン」という）を使用して構成された
受信機に関する。 【０００２】 【従来の技術】図５はＦＭラジオ受信機の一例を示すも
のである。 【０００３】同図において、アンテナ１で捕らえたＦＭ
放送信号（日本国では７６〜９０ＭＨｚ）はフロントエ
ンド２に供給される。このフロントエンド２から出力さ
れる中間周波信号は中間周波アンプ３を介してＦＭ検波
回路４に供給される。そして、このＦＭ検波回路４から
出力される合成波信号はマルチプレックスデコーダ（ス
テレオ復調器）５に供給され、このマルチプレックスデ
コーダ５より導出される出力端子６Ｌ及び６Ｒには、夫
々左音声信号及び右音声信号が出力される。 【０００４】また、７はＰＬＬ回路であり、従来周知の
ようにフロントエンド２からの局部発振信号Ｆｏｕｔが
分周器で１／Ｎに分周されたのち基準発振信号と比較さ
れ、その比較誤差信号がローパスフィルタを介してフロ
ントエンド２に同調電圧Ｖｔとして供給される構成とさ
れている。また、８はマイコンよりなるコントローラで
ある。このコントローラ８には数ＭＨｚ、例えば４ＭＨ
ｚのクロック信号を発生するクロック信号発生器を構成
する水晶振動子９が接続されると共に、この水晶振動子
９の一端及び他端は、夫々コンデンサ１０及び１１を介
して接地される。また、コントローラ８にはキー入力装
置１２が接続され、このキー入力装置１２のキースイッ
チを操作することにより選局等が行なわれる。選局時に
は、コントローラ８よりＰＬＬ回路７に分周比１／Ｎの
Ｎ値のデータが供給され、これにより分周比１／Ｎが変
えられて選局がなされる。この場合、実際にはコントロ
ーラ８よりＰＬＬ回路７にはＮ値データがクロック信号
と共に供給され、最後にラッチ信号が供給されてＰＬＬ
回路７にＮ値のデータがラッチされ、分周比１／Ｎが変
えられて選局がなされる。 【０００５】また、コントローラ８には表示装置１３が
接続され、この表示装置１３には選局時等に表示データ
が供給され、これにより選局チャンネル等が表示され
る。この場合も実際には、コントローラ８より表示装置
１３に表示データがクロック信号と共に供給され、最後
にラッチ信号が供給されて表示装置１３に表示データが
ラッチされ、表示がなされる。 【０００６】また、コントローラ８より中間周波アンプ
３には、例えば狭帯域と広帯域の切換信号が供給され
て、帯域が制御される。 【０００７】 【発明が解決しようとする課題】この図５例に示すよう
なＦＭラジオ受信機においては、受信時にもコントロー
ラ８のクロック発振が連続して行なわれているので、そ
の高調波がフロントエンド２に飛び込み、ビート妨害を
生じるおそれがあった。そのため従来は、信号系とデジ
タル系の基板を離して配置する等の制約があった。ま
た、クロック信号により電源電圧が変動し、この電源電
圧の変動が出力音声信号にノイズとして含まれ、音質が
劣化する問題があった。 【０００８】本発明は斯る点に鑑み、音質の向上を図る
と共に、基板配置等の自由度が増すようにするものであ
る。 【０００９】 【課題を解決するための手段】本発明は、クロック発振
器を有するマイクロコンピュータ８からＰＬＬ回路７に
供給される選局データまたは表示器１３へ供給される表
示データに基づいて選局中か否かを判断する判断手段２
５，２６を備え、選局終了後には、判断手段２５，２６
の制御により上記クロック発振器の発振が自動的に停止
されると共に、判断手段２５，２６は、ＰＬＬ回路７ま
たは表示器１３に供給されるラッチ信号を積分した出力
に基づいて、選局中か否かを判断するようにしたもので
ある。 【００１０】上述構成においては、選局終了時にはマイ
クロコンピュータ８のクロック発振が自動的に停止され
るので、受信時にはクロック発振が停止された状態とな
る。そのため、受信時には、クロック信号の高調波がフ
ロントエンド２に飛び込むこともなく、また、クロック
信号による電源電圧の変動もない。 【００１１】 【発明の実施の形態】以下、図１を参照しながら本発明
の一実施例について説明する。この図１において図５と
対応する部分には同一符号を付し、その詳細説明は省略
する。 【００１２】同図において、クロック発振器を構成する
水晶振動子９及びコンデンサ１０の接続点はＮＰＮ形ト
ランジスタ２１のコレクタに接続され、このトランジス
タ２１のエミッタは接地される。また、キー入力装置１
２は複数のキースイッチを有して構成され、夫々の一端
はコントローラ８に接続されると共に、夫々の他端は電
源端子＋Ｂに接続される。 【００１３】また、キー入力装置１２の各キースイッチ
の一端はオア回路２２の入力側に供給され、このオア回
路２２の出力側は積分器２３を構成する抵抗器２３ａ及
びコンデンサ２３ｂの直列回路を介して接地される。２
３ｃはスピードアップ用のダイオードであり、抵抗器２
３ａに並列に接続される。この積分器２３の出力側、即
ち抵抗器２３ａ及びコンデンサ２３ｂの接続点はノア回
路２４の入力側に接続される。 【００１４】また、コントローラ８より表示装置１３に
供給されるラッチ信号Ｓｌは積分器２５を構成する抵抗
器２５ａ及びコンデンサ２５ｂの直列回路を介して接地
される。２５ｃはスピードアップ用のダイオードであ
り、抵抗器２５ａに並列に接続される。この積分器２５
の出力側、即ち抵抗器２５ａ及びコンデンサ２５ｂの接
続点はノア回路２４の入力側に接続される。 【００１５】また、ノア回路２４の出力側は積分器２６
を構成する抵抗器２６ａ及びコンデンサ２６ｂの直列回
路を介して接地される。２６ｃはスピードアップ用のダ
イオードであり、抵抗器２６ａに並列に接続される。こ
の積分器２６の出力側はトランジスタ２１のベースに接
続される。 【００１６】また、積分器２６の出力側に得られる信号
は、中間周波アンプ３に供給されるデータをラッチする
ラッチ回路２７にラッチ信号として供給され、低レベル
“０”から高レベル“１”と変化するタイミングでラッ
チ動作がなされるように構成される。その他は図５例と
同様に構成される。 【００１７】本例において、例えばキー入力装置１２の
チャンネルアップキーあるいはチャンネルダウンキーが
押される場合についてその動作を説明する。 【００１８】この場合、チャンネルアップキーあるいは
チャンネルダウンキーが押されると、オア回路２２の出
力信号Ｓ１は、図２Ａに示すように押されている期間だ
け高レベル“１”となる。そのため、積分器２３の出力
信号Ｓ２は、同図Ｂに示すように変化する。また、チャ
ンネルアップキーあるいはチャンネルダウンキーが押さ
れると、コントローラ８からＰＬＬ回路７にはＮ値デー
タが連続的に供給され、これにより分周比１／Ｎが変え
られて順次選局がなされる。 【００１９】また、このとき、コントローラ８から表示
装置１３に表示データが連続して供給され、これにより
選局チャンネルが順次表示される。そのため、コントロ
ーラ８より表示装置１３に供給されるラッチ信号Ｓｌは
図２Ｃに示すように連続して複数個出力される。図示の
場合は、４個出力される場合である。このようにラッチ
信号Ｓｌが連続して複数個出力されるとき、積分器２５
の出力信号Ｓ３は、同図Ｄに示すように変化する。その
ため、ノア回路２４のしきい値をＶｔｈとすると、ノア
回路２４の出力信号Ｓ４は、同図Ｅに示すようになり、
積分器２６の出力信号Ｓ５は、同図Ｆに示すように変化
する。 【００２０】したがって、チャンネルアップキーあるい
はチャンネルダウンキーが押された時点ｔ1 から選局が
終了した直後の時点ｔ2 までの期間Ｔ1 はトランジスタ
２１がオフとなるので、クロック発振が続けられ、一方
その他の期間はトランジスタ２１がオンとなって水晶振
動子９の一端が接地されるので、クロック発振は停止さ
れる。 【００２１】また、時点ｔ2 で積分器２６の出力信号Ｓ
５が低レベル“０”から高レベル“１”に変化するの
で、ラッチ回路２７のラッチ動作はこの時点ｔ2 で行な
われ、クロック信号の停止時にも中間周波アンプ３への
データが変化しないようになされる。 【００２２】また本例において、例えばキー入力装置１
２のプリセットキーが押される場合についてその動作を
説明する。 【００２３】この場合、プリセットキーが押されると、
オア回路２２の出力信号Ｓ１は図３Ａに示すように押さ
れている期間だけ高レベル“１”となる。そのため、積
分器２３の出力信号Ｓ２は、同図Ｂに示すように変化す
る。また、プリセットキーが押されると、コントローラ
８からＰＬＬ回路７にはプリセットされているＮ値デー
タが供給され、これにより分周比１／Ｎが変えられてプ
リセットされたチャンネルの選局がなされる。 【００２４】また、このとき、コントローラ８から表示
装置１３に表示データが供給され、これにより選局チャ
ンネルが表示される。そのため、コントローラ８より表
示装置１３に供給されるラッチ信号Ｓｌは図３Ｃに示す
ように１個だけとなる。このようにラッチ信号Ｓｌが出
力されるとき、積分器２５の出力信号Ｓ３は、同図Ｄに
示すように変化する。そのため、ノア回路２４のしきい
値をＶｔｈとすると、ノア回路２４の出力信号Ｓ４は、
同図Ｅに示すようになり、積分器２６の出力信号Ｓ５
は、同図Ｆに示すように変化する。 【００２５】したがって、プリセットキーが押された時
点ｔ3 から選局が終了した直後の時点ｔ4 までの期間Ｔ
2 はトランジスタ２１がオフとなるので、クロック発振
が続けられ、一方その他の期間はトランジスタ２１がオ
ンとなって水晶振動子９の一端が接地されるので、クロ
ック発振は停止される。 【００２６】また、時点ｔ4 で積分器２６の出力信号Ｓ
５が低レベル“０”から高レベル“１”に変化するの
で、ラッチ回路２７のラッチ動作はこの時点ｔ4 で行な
われる。 【００２７】また本例においては、キー入力装置１２の
他のキースイッチが押される場合にも、押された時点か
ら所定期間は、トランジスタ２１がオフとなりクロック
発振が続けられるので、コントローラ８の動作は何等支
障なく行なわれる。 【００２８】このように本例によれば、選局終了時には
コントローラ８のクロック発振が自動的に停止されるの
で、受信時にはクロック発振が停止された状態となる。
したがって、受信時にはクロック信号の高調波がフロン
トエンド２に飛び込むことがなくビート妨害を生じるお
それがなくなる。これにより、信号系とデジタル系の基
板を離して配置する等の制約がなくなり、設計の自由度
が増すこととなる。また、受信時にはクロック発振が停
止された状態となるので、クロック信号による電源電圧
の変動がなく、その変動が出力音声信号にノイズとして
含まれることもなくなるので、音質が向上する。 【００２９】つぎに、図４は本発明の他の実施例を示す
ものである。 【００３０】同図において、３１はクロック発振器を構
成する水晶振動子であり、この水晶振動子３１の一端は
アンド回路３２の入力側に接続されると共にその他端は
コントローラ８に接続される。また、アンド回路３２の
出力側はインバータ３３を介して水晶振動子３１の他端
に接続され、このインバータ３３と並列に抵抗器３４が
接続される。また、積分器２６の出力信号Ｓ５はインバ
ータ３５を介してアンド回路３２に供給される。 【００３１】本例は以上のように構成され、その他は図
示せずも図１例と同様に構成される。本例においても、
出力信号Ｓ５が低レベル（図２のＴ1 及び図３のＴ2 の
期間参照）となるときにはインバータ３５の出力信号は
高レベル“１”となりクロック発振が続けられ、一方出
力信号Ｓ５が高レベルとなるときにはインバータ３５の
出力信号は低レベル“０”となりクロック発振は停止さ
れる。 【００３２】このように本例においても、選局終了時
（図２の時点ｔ2 及び図３の時点ｔ4参照）にはコント
ローラ８のクロック発振が自動的に停止されるので、図
１例と同様の作用効果を得ることができる。 【００３３】なお、上述実施例のラッチ回路２７はクロ
ック停止時に中間周波アンプ３へのデータが変化してし
まうのを防止するためのものであり、このデータがメモ
リに記憶されており変化するおそれがないものにおいて
は不要である。また、上述実施例においてはコントロー
ラ８より表示装置１３に供給されるラッチ信号を利用し
たものであるが、コントローラ８よりＰＬＬ回路７に供
給されるラッチ信号を利用してもよい。また、上述実施
例は、本発明をＦＭラジオ受信機に適用したものである
が、本発明はＡＭラジオ受信機、テレビジョン受像機等
にも同様に適用することができる。 【００３４】 【発明の効果】以上述べた本発明によれば、選局終了時
にマイコンのクロック発振が自動的に停止され、受信時
にはクロック発振が停止された状態となる。したがっ
て、受信時にはクロック信号の高調波の飛び込みによる
ビート妨害が生じることもなく、これにより基板配置等
の自由度が増す利益がある。また、受信時にはクロック
信号による電源電圧の変動もなく、その変動によるノイ
ズを防止することができ、音質の向上を図ることができ
る。
ータ（以下「マイコン」という）を使用して構成された
受信機に関する。 【０００２】 【従来の技術】図５はＦＭラジオ受信機の一例を示すも
のである。 【０００３】同図において、アンテナ１で捕らえたＦＭ
放送信号（日本国では７６〜９０ＭＨｚ）はフロントエ
ンド２に供給される。このフロントエンド２から出力さ
れる中間周波信号は中間周波アンプ３を介してＦＭ検波
回路４に供給される。そして、このＦＭ検波回路４から
出力される合成波信号はマルチプレックスデコーダ（ス
テレオ復調器）５に供給され、このマルチプレックスデ
コーダ５より導出される出力端子６Ｌ及び６Ｒには、夫
々左音声信号及び右音声信号が出力される。 【０００４】また、７はＰＬＬ回路であり、従来周知の
ようにフロントエンド２からの局部発振信号Ｆｏｕｔが
分周器で１／Ｎに分周されたのち基準発振信号と比較さ
れ、その比較誤差信号がローパスフィルタを介してフロ
ントエンド２に同調電圧Ｖｔとして供給される構成とさ
れている。また、８はマイコンよりなるコントローラで
ある。このコントローラ８には数ＭＨｚ、例えば４ＭＨ
ｚのクロック信号を発生するクロック信号発生器を構成
する水晶振動子９が接続されると共に、この水晶振動子
９の一端及び他端は、夫々コンデンサ１０及び１１を介
して接地される。また、コントローラ８にはキー入力装
置１２が接続され、このキー入力装置１２のキースイッ
チを操作することにより選局等が行なわれる。選局時に
は、コントローラ８よりＰＬＬ回路７に分周比１／Ｎの
Ｎ値のデータが供給され、これにより分周比１／Ｎが変
えられて選局がなされる。この場合、実際にはコントロ
ーラ８よりＰＬＬ回路７にはＮ値データがクロック信号
と共に供給され、最後にラッチ信号が供給されてＰＬＬ
回路７にＮ値のデータがラッチされ、分周比１／Ｎが変
えられて選局がなされる。 【０００５】また、コントローラ８には表示装置１３が
接続され、この表示装置１３には選局時等に表示データ
が供給され、これにより選局チャンネル等が表示され
る。この場合も実際には、コントローラ８より表示装置
１３に表示データがクロック信号と共に供給され、最後
にラッチ信号が供給されて表示装置１３に表示データが
ラッチされ、表示がなされる。 【０００６】また、コントローラ８より中間周波アンプ
３には、例えば狭帯域と広帯域の切換信号が供給され
て、帯域が制御される。 【０００７】 【発明が解決しようとする課題】この図５例に示すよう
なＦＭラジオ受信機においては、受信時にもコントロー
ラ８のクロック発振が連続して行なわれているので、そ
の高調波がフロントエンド２に飛び込み、ビート妨害を
生じるおそれがあった。そのため従来は、信号系とデジ
タル系の基板を離して配置する等の制約があった。ま
た、クロック信号により電源電圧が変動し、この電源電
圧の変動が出力音声信号にノイズとして含まれ、音質が
劣化する問題があった。 【０００８】本発明は斯る点に鑑み、音質の向上を図る
と共に、基板配置等の自由度が増すようにするものであ
る。 【０００９】 【課題を解決するための手段】本発明は、クロック発振
器を有するマイクロコンピュータ８からＰＬＬ回路７に
供給される選局データまたは表示器１３へ供給される表
示データに基づいて選局中か否かを判断する判断手段２
５，２６を備え、選局終了後には、判断手段２５，２６
の制御により上記クロック発振器の発振が自動的に停止
されると共に、判断手段２５，２６は、ＰＬＬ回路７ま
たは表示器１３に供給されるラッチ信号を積分した出力
に基づいて、選局中か否かを判断するようにしたもので
ある。 【００１０】上述構成においては、選局終了時にはマイ
クロコンピュータ８のクロック発振が自動的に停止され
るので、受信時にはクロック発振が停止された状態とな
る。そのため、受信時には、クロック信号の高調波がフ
ロントエンド２に飛び込むこともなく、また、クロック
信号による電源電圧の変動もない。 【００１１】 【発明の実施の形態】以下、図１を参照しながら本発明
の一実施例について説明する。この図１において図５と
対応する部分には同一符号を付し、その詳細説明は省略
する。 【００１２】同図において、クロック発振器を構成する
水晶振動子９及びコンデンサ１０の接続点はＮＰＮ形ト
ランジスタ２１のコレクタに接続され、このトランジス
タ２１のエミッタは接地される。また、キー入力装置１
２は複数のキースイッチを有して構成され、夫々の一端
はコントローラ８に接続されると共に、夫々の他端は電
源端子＋Ｂに接続される。 【００１３】また、キー入力装置１２の各キースイッチ
の一端はオア回路２２の入力側に供給され、このオア回
路２２の出力側は積分器２３を構成する抵抗器２３ａ及
びコンデンサ２３ｂの直列回路を介して接地される。２
３ｃはスピードアップ用のダイオードであり、抵抗器２
３ａに並列に接続される。この積分器２３の出力側、即
ち抵抗器２３ａ及びコンデンサ２３ｂの接続点はノア回
路２４の入力側に接続される。 【００１４】また、コントローラ８より表示装置１３に
供給されるラッチ信号Ｓｌは積分器２５を構成する抵抗
器２５ａ及びコンデンサ２５ｂの直列回路を介して接地
される。２５ｃはスピードアップ用のダイオードであ
り、抵抗器２５ａに並列に接続される。この積分器２５
の出力側、即ち抵抗器２５ａ及びコンデンサ２５ｂの接
続点はノア回路２４の入力側に接続される。 【００１５】また、ノア回路２４の出力側は積分器２６
を構成する抵抗器２６ａ及びコンデンサ２６ｂの直列回
路を介して接地される。２６ｃはスピードアップ用のダ
イオードであり、抵抗器２６ａに並列に接続される。こ
の積分器２６の出力側はトランジスタ２１のベースに接
続される。 【００１６】また、積分器２６の出力側に得られる信号
は、中間周波アンプ３に供給されるデータをラッチする
ラッチ回路２７にラッチ信号として供給され、低レベル
“０”から高レベル“１”と変化するタイミングでラッ
チ動作がなされるように構成される。その他は図５例と
同様に構成される。 【００１７】本例において、例えばキー入力装置１２の
チャンネルアップキーあるいはチャンネルダウンキーが
押される場合についてその動作を説明する。 【００１８】この場合、チャンネルアップキーあるいは
チャンネルダウンキーが押されると、オア回路２２の出
力信号Ｓ１は、図２Ａに示すように押されている期間だ
け高レベル“１”となる。そのため、積分器２３の出力
信号Ｓ２は、同図Ｂに示すように変化する。また、チャ
ンネルアップキーあるいはチャンネルダウンキーが押さ
れると、コントローラ８からＰＬＬ回路７にはＮ値デー
タが連続的に供給され、これにより分周比１／Ｎが変え
られて順次選局がなされる。 【００１９】また、このとき、コントローラ８から表示
装置１３に表示データが連続して供給され、これにより
選局チャンネルが順次表示される。そのため、コントロ
ーラ８より表示装置１３に供給されるラッチ信号Ｓｌは
図２Ｃに示すように連続して複数個出力される。図示の
場合は、４個出力される場合である。このようにラッチ
信号Ｓｌが連続して複数個出力されるとき、積分器２５
の出力信号Ｓ３は、同図Ｄに示すように変化する。その
ため、ノア回路２４のしきい値をＶｔｈとすると、ノア
回路２４の出力信号Ｓ４は、同図Ｅに示すようになり、
積分器２６の出力信号Ｓ５は、同図Ｆに示すように変化
する。 【００２０】したがって、チャンネルアップキーあるい
はチャンネルダウンキーが押された時点ｔ1 から選局が
終了した直後の時点ｔ2 までの期間Ｔ1 はトランジスタ
２１がオフとなるので、クロック発振が続けられ、一方
その他の期間はトランジスタ２１がオンとなって水晶振
動子９の一端が接地されるので、クロック発振は停止さ
れる。 【００２１】また、時点ｔ2 で積分器２６の出力信号Ｓ
５が低レベル“０”から高レベル“１”に変化するの
で、ラッチ回路２７のラッチ動作はこの時点ｔ2 で行な
われ、クロック信号の停止時にも中間周波アンプ３への
データが変化しないようになされる。 【００２２】また本例において、例えばキー入力装置１
２のプリセットキーが押される場合についてその動作を
説明する。 【００２３】この場合、プリセットキーが押されると、
オア回路２２の出力信号Ｓ１は図３Ａに示すように押さ
れている期間だけ高レベル“１”となる。そのため、積
分器２３の出力信号Ｓ２は、同図Ｂに示すように変化す
る。また、プリセットキーが押されると、コントローラ
８からＰＬＬ回路７にはプリセットされているＮ値デー
タが供給され、これにより分周比１／Ｎが変えられてプ
リセットされたチャンネルの選局がなされる。 【００２４】また、このとき、コントローラ８から表示
装置１３に表示データが供給され、これにより選局チャ
ンネルが表示される。そのため、コントローラ８より表
示装置１３に供給されるラッチ信号Ｓｌは図３Ｃに示す
ように１個だけとなる。このようにラッチ信号Ｓｌが出
力されるとき、積分器２５の出力信号Ｓ３は、同図Ｄに
示すように変化する。そのため、ノア回路２４のしきい
値をＶｔｈとすると、ノア回路２４の出力信号Ｓ４は、
同図Ｅに示すようになり、積分器２６の出力信号Ｓ５
は、同図Ｆに示すように変化する。 【００２５】したがって、プリセットキーが押された時
点ｔ3 から選局が終了した直後の時点ｔ4 までの期間Ｔ
2 はトランジスタ２１がオフとなるので、クロック発振
が続けられ、一方その他の期間はトランジスタ２１がオ
ンとなって水晶振動子９の一端が接地されるので、クロ
ック発振は停止される。 【００２６】また、時点ｔ4 で積分器２６の出力信号Ｓ
５が低レベル“０”から高レベル“１”に変化するの
で、ラッチ回路２７のラッチ動作はこの時点ｔ4 で行な
われる。 【００２７】また本例においては、キー入力装置１２の
他のキースイッチが押される場合にも、押された時点か
ら所定期間は、トランジスタ２１がオフとなりクロック
発振が続けられるので、コントローラ８の動作は何等支
障なく行なわれる。 【００２８】このように本例によれば、選局終了時には
コントローラ８のクロック発振が自動的に停止されるの
で、受信時にはクロック発振が停止された状態となる。
したがって、受信時にはクロック信号の高調波がフロン
トエンド２に飛び込むことがなくビート妨害を生じるお
それがなくなる。これにより、信号系とデジタル系の基
板を離して配置する等の制約がなくなり、設計の自由度
が増すこととなる。また、受信時にはクロック発振が停
止された状態となるので、クロック信号による電源電圧
の変動がなく、その変動が出力音声信号にノイズとして
含まれることもなくなるので、音質が向上する。 【００２９】つぎに、図４は本発明の他の実施例を示す
ものである。 【００３０】同図において、３１はクロック発振器を構
成する水晶振動子であり、この水晶振動子３１の一端は
アンド回路３２の入力側に接続されると共にその他端は
コントローラ８に接続される。また、アンド回路３２の
出力側はインバータ３３を介して水晶振動子３１の他端
に接続され、このインバータ３３と並列に抵抗器３４が
接続される。また、積分器２６の出力信号Ｓ５はインバ
ータ３５を介してアンド回路３２に供給される。 【００３１】本例は以上のように構成され、その他は図
示せずも図１例と同様に構成される。本例においても、
出力信号Ｓ５が低レベル（図２のＴ1 及び図３のＴ2 の
期間参照）となるときにはインバータ３５の出力信号は
高レベル“１”となりクロック発振が続けられ、一方出
力信号Ｓ５が高レベルとなるときにはインバータ３５の
出力信号は低レベル“０”となりクロック発振は停止さ
れる。 【００３２】このように本例においても、選局終了時
（図２の時点ｔ2 及び図３の時点ｔ4参照）にはコント
ローラ８のクロック発振が自動的に停止されるので、図
１例と同様の作用効果を得ることができる。 【００３３】なお、上述実施例のラッチ回路２７はクロ
ック停止時に中間周波アンプ３へのデータが変化してし
まうのを防止するためのものであり、このデータがメモ
リに記憶されており変化するおそれがないものにおいて
は不要である。また、上述実施例においてはコントロー
ラ８より表示装置１３に供給されるラッチ信号を利用し
たものであるが、コントローラ８よりＰＬＬ回路７に供
給されるラッチ信号を利用してもよい。また、上述実施
例は、本発明をＦＭラジオ受信機に適用したものである
が、本発明はＡＭラジオ受信機、テレビジョン受像機等
にも同様に適用することができる。 【００３４】 【発明の効果】以上述べた本発明によれば、選局終了時
にマイコンのクロック発振が自動的に停止され、受信時
にはクロック発振が停止された状態となる。したがっ
て、受信時にはクロック信号の高調波の飛び込みによる
ビート妨害が生じることもなく、これにより基板配置等
の自由度が増す利益がある。また、受信時にはクロック
信号による電源電圧の変動もなく、その変動によるノイ
ズを防止することができ、音質の向上を図ることができ
る。
【図面の簡単な説明】
【図１】本発明の一実施例を示す構成図である。
【図２】一実施例の説明のための図である。
【図３】一実施例の説明のための図である。
【図４】本発明の他の実施例を示す構成図である。
【図５】従来例の構成図である。
【符号の説明】
２ フロントエンド、３ 中間周波アンプ、４ ＦＭ検
波回路、５ マルチプレックスデコーダ、７ ＰＬＬ回
路、８ コントローラ、９ 水晶振動子、１２キー入力
装置、１３ 表示装置、２３，２５，２６ 積分器
波回路、５ マルチプレックスデコーダ、７ ＰＬＬ回
路、８ コントローラ、９ 水晶振動子、１２キー入力
装置、１３ 表示装置、２３，２５，２６ 積分器
Claims (1)
- (57)【特許請求の範囲】 １．受信信号をＰＬＬ回路の発振出力に基づいて中間周
波信号に変換するフロントエンド回路と、 上記フロントエンド回路が出力する中間周波信号を検波
する検波回路と、 選局状態を表示する表示器と、 選局指示を行うキー入力手段と、 上記キー入力手段からの選局指示に基づいて、上記ＰＬ
Ｌ回路の発振周波数を制御すると共に、上記表示器での
表示を対応した状態に制御するマイクロコンピュータ
と、 上記マイクロコンピュータに供給するクロックを発生す
るクロック発振器と、上記マイクロコンピュータから上
記ＰＬＬ回路に供給される選局データまたは表示器へ供
給される表示データに基づいて選局中か否かを判断する
判断手段とを備え、 上記判断手段で選局が終了したことを判断したとき、上
記ＰＬＬ回路での発振状態及び上記表示器での表示状態
をラッチさせるラッチ信号を供給すると共に、上記クロ
ック発振器の発振を停止させるようにしたことを特徴と
する受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8135025A JP2790121B2 (ja) | 1996-05-29 | 1996-05-29 | 受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8135025A JP2790121B2 (ja) | 1996-05-29 | 1996-05-29 | 受信機 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62043433A Division JPS63209318A (ja) | 1987-02-26 | 1987-02-26 | 受信機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0927760A JPH0927760A (ja) | 1997-01-28 |
| JP2790121B2 true JP2790121B2 (ja) | 1998-08-27 |
Family
ID=15142182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8135025A Expired - Fee Related JP2790121B2 (ja) | 1996-05-29 | 1996-05-29 | 受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2790121B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233400Y2 (ja) * | 1980-07-23 | 1987-08-26 |
-
1996
- 1996-05-29 JP JP8135025A patent/JP2790121B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0927760A (ja) | 1997-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |