JPS6233400Y2 - - Google Patents
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- Publication number
- JPS6233400Y2 JPS6233400Y2 JP1980104244U JP10424480U JPS6233400Y2 JP S6233400 Y2 JPS6233400 Y2 JP S6233400Y2 JP 1980104244 U JP1980104244 U JP 1980104244U JP 10424480 U JP10424480 U JP 10424480U JP S6233400 Y2 JPS6233400 Y2 JP S6233400Y2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- flip
- flop
- clock generator
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010355 oscillation Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 1
Landscapes
- Superheterodyne Receivers (AREA)
- Noise Elimination (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
本考案は、シンセサイザ・チユーナに係り、ミ
ユーテイング解除後にタイミング設定用のクロツ
ク信号を停止するようにしたものに関する。
ユーテイング解除後にタイミング設定用のクロツ
ク信号を停止するようにしたものに関する。
一般に、PLL（フエーズ・ロツクド・ループ）
シンセサイザ・チユーナでは、第１図に示す如
く、アンテナからの高周波信号をフロントエンド
部１によつて中間周波数に変換し、中間周波増幅
部２によつて増幅されてFM復調される。そして
MPX復調部３を介して図示しないオーデイオア
ンプなどにその出力が供給される。
シンセサイザ・チユーナでは、第１図に示す如
く、アンテナからの高周波信号をフロントエンド
部１によつて中間周波数に変換し、中間周波増幅
部２によつて増幅されてFM復調される。そして
MPX復調部３を介して図示しないオーデイオア
ンプなどにその出力が供給される。
フロントエンド部１はプログラマブル分周器や
基準発振器、位相比較器などを含むPLL回路４及
びローパスフイルタ８によつてループを形成し、
前記PLL回路４に対して操作部７からの操作入力
データに従つてPLLコントローラ５からPLL回路
４のプログラマブル分周器等にデータが与えら
れ、これによつて希望周波数を受信可能としてい
る。
基準発振器、位相比較器などを含むPLL回路４及
びローパスフイルタ８によつてループを形成し、
前記PLL回路４に対して操作部７からの操作入力
データに従つてPLLコントローラ５からPLL回路
４のプログラマブル分周器等にデータが与えら
れ、これによつて希望周波数を受信可能としてい
る。
前記PLLコントローラ５には常時基準周波数で
発振するクロツクジエネレータ６を有し、このク
ロツクジエネレータ６からのクロツクを利用し
て、そのクロツクタイミングで前記PLL回路４へ
与えるPLLの分周率データを生成したり、スキヤ
ンスピード等の各種動作のタイミング等を制御し
ている。
発振するクロツクジエネレータ６を有し、このク
ロツクジエネレータ６からのクロツクを利用し
て、そのクロツクタイミングで前記PLL回路４へ
与えるPLLの分周率データを生成したり、スキヤ
ンスピード等の各種動作のタイミング等を制御し
ている。
ところが、従来のPLLシンセサイザ・チユーナ
では、ミユーテイング出力解除後の発音状態にあ
つてもクロツクジエネレータ６が発振したままの
状態であるため、そのタイミングクロツクの周波
数がPLL回路４の後段に接続されるローパスフイ
ルタ８のカツトオフ周波数以下の場合、そのタイ
ミングクロツクが第１図の破線矢印に示すように
フロントエンド部１へ与えられる同調用電圧に洩
れ込むという問題点が生ずる。すなわち前記同調
用電圧は、フロントエンド部１に内蔵された電圧
制御可変容量ダイオード（図示せず）に印加さ
れ、アンテナからの特定な高周波信号に同調させ
てチユーニングをとるためのものであるため、こ
の同調用電圧にタイミングクロツクが漏洩する
と、チユーニング周波数に対して変調を与える結
果となり、チユーナのSN比を劣化させる要因と
なる。
では、ミユーテイング出力解除後の発音状態にあ
つてもクロツクジエネレータ６が発振したままの
状態であるため、そのタイミングクロツクの周波
数がPLL回路４の後段に接続されるローパスフイ
ルタ８のカツトオフ周波数以下の場合、そのタイ
ミングクロツクが第１図の破線矢印に示すように
フロントエンド部１へ与えられる同調用電圧に洩
れ込むという問題点が生ずる。すなわち前記同調
用電圧は、フロントエンド部１に内蔵された電圧
制御可変容量ダイオード（図示せず）に印加さ
れ、アンテナからの特定な高周波信号に同調させ
てチユーニングをとるためのものであるため、こ
の同調用電圧にタイミングクロツクが漏洩する
と、チユーニング周波数に対して変調を与える結
果となり、チユーナのSN比を劣化させる要因と
なる。
そこで、本考案の目的は、タイミング設定用の
クロツク信号を出力するクロツクジエネレータの
動作をミユーテイング出力に連動して制御するこ
とにより、ミユーテイング解除後におけるクロツ
ク信号を停止することにある。
クロツク信号を出力するクロツクジエネレータの
動作をミユーテイング出力に連動して制御するこ
とにより、ミユーテイング解除後におけるクロツ
ク信号を停止することにある。
以下、本考案の一実施例を図面に沿つて説明す
る。第２図は第１図におけるPLLコントローラ５
及び操作部７の部分を詳細に示したものであつ
て、６は例えばスキヤンスピードコントロールデ
ータ転送等のタイミング制御に利用されるタイミ
ングクロツクを発振するクロツクジエネレータ、
１１はそのタイミングクロツクが或設定数に達す
るとリセツトパルスを出力するクロツクカウン
タ、１２は入力インターフエイス回路、１３はフ
リツプフロツプである。入力インターフエイス回
路１２は、操作部７において例えば周波数アツ
プ・ダウン、FM・AMのバンド切換或いはメモ
リコール等のスイツチ群が操作された際、それら
の操作入力データに従つてPLL動作データを発生
するとともに、前記フリツプフロツプ１３にセツ
トパルスを出力する。また、フリツプフロツプ１
３は、入力インターフエイス回路１２からのセツ
トパルスによつてセツトされると、「Ｈ」レベル
のミユーテイング出力によつて前記クロツクジエ
ネレータ６の発振を開始させる一方、クロツクカ
ウンタ１１からのリセツトパルスによつてリセツ
トされると、「Ｌ」レベルのミユーテイング出力
によつて前記クロツクジエネレータ６の発振を停
止させる。
る。第２図は第１図におけるPLLコントローラ５
及び操作部７の部分を詳細に示したものであつ
て、６は例えばスキヤンスピードコントロールデ
ータ転送等のタイミング制御に利用されるタイミ
ングクロツクを発振するクロツクジエネレータ、
１１はそのタイミングクロツクが或設定数に達す
るとリセツトパルスを出力するクロツクカウン
タ、１２は入力インターフエイス回路、１３はフ
リツプフロツプである。入力インターフエイス回
路１２は、操作部７において例えば周波数アツ
プ・ダウン、FM・AMのバンド切換或いはメモ
リコール等のスイツチ群が操作された際、それら
の操作入力データに従つてPLL動作データを発生
するとともに、前記フリツプフロツプ１３にセツ
トパルスを出力する。また、フリツプフロツプ１
３は、入力インターフエイス回路１２からのセツ
トパルスによつてセツトされると、「Ｈ」レベル
のミユーテイング出力によつて前記クロツクジエ
ネレータ６の発振を開始させる一方、クロツクカ
ウンタ１１からのリセツトパルスによつてリセツ
トされると、「Ｌ」レベルのミユーテイング出力
によつて前記クロツクジエネレータ６の発振を停
止させる。
次に、作用を説明する。いま、操作部７におい
て例えば周波数アツプ・ダウン、FM・AMのバ
ンド切換等のスイツチ群が操作されると、入力イ
ンターフエイス回路１２は、その操作入力データ
に従つてPLL動作データを発生するとともに、セ
ツトパルスを出力してフリツプフロツプ１３をセ
ツトする。すると、フリツプフロツプ１３のミユ
ーテイング出力が「Ｈ」レベルになるため、クロ
ツクジエネレータ６は発振を開始する。そして、
このクロツクジエネレータ６からのタイミングク
ロツクが所定数に達すると、クロツクカウンタ１
１からリセツトパルスが出されるため、フリツプ
フロツプ１３がリセツトされる。すると、フリツ
プフロツプ１３のミユーテイング出力が「Ｌ」レ
ベルになるため、クロツクジエネレータ６は発振
を停止する（第３図参照）。
て例えば周波数アツプ・ダウン、FM・AMのバ
ンド切換等のスイツチ群が操作されると、入力イ
ンターフエイス回路１２は、その操作入力データ
に従つてPLL動作データを発生するとともに、セ
ツトパルスを出力してフリツプフロツプ１３をセ
ツトする。すると、フリツプフロツプ１３のミユ
ーテイング出力が「Ｈ」レベルになるため、クロ
ツクジエネレータ６は発振を開始する。そして、
このクロツクジエネレータ６からのタイミングク
ロツクが所定数に達すると、クロツクカウンタ１
１からリセツトパルスが出されるため、フリツプ
フロツプ１３がリセツトされる。すると、フリツ
プフロツプ１３のミユーテイング出力が「Ｌ」レ
ベルになるため、クロツクジエネレータ６は発振
を停止する（第３図参照）。
このように、クロツクジエネレータ６は、フリ
ツプフロツプ１３のミユーテイング出力が「Ｈ」
レベルの間だけ発振し、そのミユーテイング出力
が「Ｌ」レベルつまりミユーテイング解除後には
停止した状態となる。従つて、ミユーテイング解
除後におけるタイミングクロツクのもれ込みを防
止することができる。
ツプフロツプ１３のミユーテイング出力が「Ｈ」
レベルの間だけ発振し、そのミユーテイング出力
が「Ｌ」レベルつまりミユーテイング解除後には
停止した状態となる。従つて、ミユーテイング解
除後におけるタイミングクロツクのもれ込みを防
止することができる。
本考案によれば、操作部からの操作入力によつ
てセツトされそのセツト状態においてミユーテイ
ング動作信号を出力するとともに、所定時間経過
後リセツトされるフリツプフロツプの出力によつ
て発振器の動作を制御するようにしたので、フリ
ツプフロツプがリセツトされている状態つまりミ
ユーテイング解除後にはクロツクジエネレータの
動作が停止しているため、ミユーテイング解除後
におけるタイミングクロツクのもれ込みを防止で
き、その結果SN比を改善することができる。
てセツトされそのセツト状態においてミユーテイ
ング動作信号を出力するとともに、所定時間経過
後リセツトされるフリツプフロツプの出力によつ
て発振器の動作を制御するようにしたので、フリ
ツプフロツプがリセツトされている状態つまりミ
ユーテイング解除後にはクロツクジエネレータの
動作が停止しているため、ミユーテイング解除後
におけるタイミングクロツクのもれ込みを防止で
き、その結果SN比を改善することができる。
第１図はシンセサイザ・チユーナの構成を示す
ブロツク図、第２図は本考案の一実施例を示すブ
ロツク図、第３図はその動作説明図。 ６……クロツクジエネレータ、７……操作部、
１１……クロツクカウンタ、１２……フリツプフ
ロツプ。
ブロツク図、第２図は本考案の一実施例を示すブ
ロツク図、第３図はその動作説明図。 ６……クロツクジエネレータ、７……操作部、
１１……クロツクカウンタ、１２……フリツプフ
ロツプ。
Claims (1)
- タイミング設定用のクロツク信号を出力するク
ロツクジエネレータを備えたシンセサイザ・チユ
ーナにおいて、受信周波数のアツプダウン、バン
ド切替え、メモリーコール等の操作が成された際
にその操作入力によつてセツトされ、そのセツト
状態においてミユーテイング動作信号を出力する
とともに前記クロツクジエネレータの発振動作を
開始させるフリツプフロツプと、このフリツプフ
ロツプのセツト状態において前記クロツクジエネ
レータからのクロツク信号をカウントし、そのク
ロツク信号が或設定値に達したときに前記フリツ
プフロツプに対しリセツト信号を出力するクロツ
クカウンタとを備え、前記フリツプフロツプのセ
ツトおよびリセツト出力によつて前記クロツクジ
エネレータの発振並びに停止の動作を制御するよ
うにしたことを特徴とするシンセサイザ・チユー
ナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980104244U JPS6233400Y2 (ja) | 1980-07-23 | 1980-07-23 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980104244U JPS6233400Y2 (ja) | 1980-07-23 | 1980-07-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5728530U JPS5728530U (ja) | 1982-02-15 |
| JPS6233400Y2 true JPS6233400Y2 (ja) | 1987-08-26 |
Family
ID=29465623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980104244U Expired JPS6233400Y2 (ja) | 1980-07-23 | 1980-07-23 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6233400Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2790121B2 (ja) * | 1996-05-29 | 1998-08-27 | ソニー株式会社 | 受信機 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432008A (en) * | 1977-08-16 | 1979-03-09 | Pioneer Electronic Corp | Tuning circuit |
| JPS5577242A (en) * | 1978-12-05 | 1980-06-10 | Clarion Co Ltd | Channel selection control system for frequency synthesizer receiver |
-
1980
- 1980-07-23 JP JP1980104244U patent/JPS6233400Y2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432008A (en) * | 1977-08-16 | 1979-03-09 | Pioneer Electronic Corp | Tuning circuit |
| JPS5577242A (en) * | 1978-12-05 | 1980-06-10 | Clarion Co Ltd | Channel selection control system for frequency synthesizer receiver |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5728530U (ja) | 1982-02-15 |
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