JPS63209318A - 受信機 - Google Patents
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- JPS63209318A JPS63209318A JP62043433A JP4343387A JPS63209318A JP S63209318 A JPS63209318 A JP S63209318A JP 62043433 A JP62043433 A JP 62043433A JP 4343387 A JP4343387 A JP 4343387A JP S63209318 A JPS63209318 A JP S63209318A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J1/00—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general
- H03J1/0008—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general using a central processing unit, e.g. a microprocessor
- H03J1/0041—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general using a central processing unit, e.g. a microprocessor for frequency synthesis with counters or frequency dividers
- H03J1/005—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general using a central processing unit, e.g. a microprocessor for frequency synthesis with counters or frequency dividers in a loop
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Circuits Of Receivers In General (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Noise Elimination (AREA)
- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピュータ（以下「マイコン」と
いう）を使用して構成された受信機に関する。
いう）を使用して構成された受信機に関する。
本発明は、マイコンを使用して構成された受信機におい
て、選局終了時にマイコンのクロック発振が自動的に停
止されるようにしたことにより、音質の向上を図ると共
に、基板配置等の自由層が増すようにしたものである。
て、選局終了時にマイコンのクロック発振が自動的に停
止されるようにしたことにより、音質の向上を図ると共
に、基板配置等の自由層が増すようにしたものである。
第５図はＦＭラジオ受信機の一例を示すものである。
同図において、アンテナ（１）で捕えられたＦＭ放送信
号（日本国では７６〜９０ＭＨｚ ）はフロントエンド
（２）に供給される。このフロントエンド（２）から出
力される中間周波信号は中間周波アンプ（３）を介して
ＦＭ検波回路（４）に供給される。そして、このＦＭ検
波回路（４）から出力される合成波信号はマルチプレッ
クスデコーダ（ステレオ復調器）（５）に供給され、こ
のマルチプレックスデコーダ（５）より導出される出力
端子（６Ｌ）及び（６Ｒ）には、夫々左音声信号及び右
音声信号が出力される。
号（日本国では７６〜９０ＭＨｚ ）はフロントエンド
（２）に供給される。このフロントエンド（２）から出
力される中間周波信号は中間周波アンプ（３）を介して
ＦＭ検波回路（４）に供給される。そして、このＦＭ検
波回路（４）から出力される合成波信号はマルチプレッ
クスデコーダ（ステレオ復調器）（５）に供給され、こ
のマルチプレックスデコーダ（５）より導出される出力
端子（６Ｌ）及び（６Ｒ）には、夫々左音声信号及び右
音声信号が出力される。
また、（７）はＰＬＬ回路であり、従来周知のようにフ
ロントエンド（２）からの局部発振信号Ｐｏｕｔが分周
器で１／Ｎに分周されたのち基準発振信号と比較され、
その比較誤差信号がローパスフィルタを介してフロント
エンド（２）に同調電圧Ｖｔとして供給される構成とさ
れている。また、（８）はマイコンよりなるコントロー
ラである。このコントローラ（８）には数ＭＨｚ 、例
えば４ＭＨｚのクロック信号を発生するクロック信号発
生器を構成する水晶振動子（９）が接続されると共に、
この水晶振動子（９）の一端及び他端は、夫々コンデン
サ（１０）及び（１１）を介して接地される。また、コ
ントローラ（８）にはキー人力装置（１２）が接続され
、このキー人力装置（１２）のキースイッチを操作する
ことにより選局等が行なわれる。選局時には、コントロ
ーラ（８）よりＰＬＬ回路（７）に分周比１／ＮＯＮ値
のデータが供給され、これにより分周比１／Ｎが変えら
れて選局がなされる。この場合、実際にはコントローラ
（８）よりＰＬＬ回路（７）にはＮ値データがクロック
信号と共に供給され、最後にランチ信号が供給されてＰ
ＬＬ回路（７）にＮ値のデータがランチされ、分周比１
／Ｎが変えられて選局がなされる。
ロントエンド（２）からの局部発振信号Ｐｏｕｔが分周
器で１／Ｎに分周されたのち基準発振信号と比較され、
その比較誤差信号がローパスフィルタを介してフロント
エンド（２）に同調電圧Ｖｔとして供給される構成とさ
れている。また、（８）はマイコンよりなるコントロー
ラである。このコントローラ（８）には数ＭＨｚ 、例
えば４ＭＨｚのクロック信号を発生するクロック信号発
生器を構成する水晶振動子（９）が接続されると共に、
この水晶振動子（９）の一端及び他端は、夫々コンデン
サ（１０）及び（１１）を介して接地される。また、コ
ントローラ（８）にはキー人力装置（１２）が接続され
、このキー人力装置（１２）のキースイッチを操作する
ことにより選局等が行なわれる。選局時には、コントロ
ーラ（８）よりＰＬＬ回路（７）に分周比１／ＮＯＮ値
のデータが供給され、これにより分周比１／Ｎが変えら
れて選局がなされる。この場合、実際にはコントローラ
（８）よりＰＬＬ回路（７）にはＮ値データがクロック
信号と共に供給され、最後にランチ信号が供給されてＰ
ＬＬ回路（７）にＮ値のデータがランチされ、分周比１
／Ｎが変えられて選局がなされる。
また、コントローラ（８）には表示装置（１３）が接続
され、この表示装置（１３）には選局時等に表示データ
が供給され、これにより選局チャンネル等が表示される
。この場合も実際には、コントローラ（８）より表示装
置（１３）に表示データがクロック信号と共に供給され
、最後にラッチ信号が供給されて表示装置（１３）に表
示データがランチされ、表示がなされる。
され、この表示装置（１３）には選局時等に表示データ
が供給され、これにより選局チャンネル等が表示される
。この場合も実際には、コントローラ（８）より表示装
置（１３）に表示データがクロック信号と共に供給され
、最後にラッチ信号が供給されて表示装置（１３）に表
示データがランチされ、表示がなされる。
また、コントローラ（８）より中間周波アンプ（３）に
は、例えば狭帯域と広帯域の切換信号が供給されて、帯
域が制御される。
は、例えば狭帯域と広帯域の切換信号が供給されて、帯
域が制御される。
この第５図例に示すようなＦＭラジオ受信機においては
、受信時にもコントローラ（８）のクロック発振が連続
して行なわれているので、その高調波がフロントエンド
（２）に飛び込み、ビート妨害を生じるおそれがあった
。そのため従来は、信号系とデジタル系の基板を離して
配置する等の制約があった。また、クロック信号により
電源電圧が変動し、この電源電圧の変動が出力音声信号
にノイズとして含まれ、音質が劣化する問題があった。
、受信時にもコントローラ（８）のクロック発振が連続
して行なわれているので、その高調波がフロントエンド
（２）に飛び込み、ビート妨害を生じるおそれがあった
。そのため従来は、信号系とデジタル系の基板を離して
配置する等の制約があった。また、クロック信号により
電源電圧が変動し、この電源電圧の変動が出力音声信号
にノイズとして含まれ、音質が劣化する問題があった。
本発明は斯る点に鑑み、音質の向上を図ると共に、基板
配置等の自由度が増すようにするものである。
配置等の自由度が増すようにするものである。
本発明は、マイクロコンピュータ（８）からの選局デー
タ、表示データ等に基づいて選局中か否かを判断する判
断回路（２５） （２６）を備え、選局終了時には、
判断回路（２５） （２６）の出力信号による制御で
マイクロコンピュータ（８）のクロック発振が自動的に
停止されるようにしたものである。
タ、表示データ等に基づいて選局中か否かを判断する判
断回路（２５） （２６）を備え、選局終了時には、
判断回路（２５） （２６）の出力信号による制御で
マイクロコンピュータ（８）のクロック発振が自動的に
停止されるようにしたものである。
上述構成においては、選局終了時にはマイクロコンピュ
ータ（８）のクロック発振が自動的に停止されるので、
受信時にはクロック発振が停止された状態となる。その
ため、受信時には、クロック信号の高調波がフロントエ
ンド（２）に飛び込むこともなく、また、クロック信号
による電源電圧の変動もない。
ータ（８）のクロック発振が自動的に停止されるので、
受信時にはクロック発振が停止された状態となる。その
ため、受信時には、クロック信号の高調波がフロントエ
ンド（２）に飛び込むこともなく、また、クロック信号
による電源電圧の変動もない。
以下、第１図を参照しながら本発明の一実施例について
説明する。この第１図において第５図と対応する部分に
は同一符号を付し、その詳細説明は省略する。
説明する。この第１図において第５図と対応する部分に
は同一符号を付し、その詳細説明は省略する。
同図において、クロック発振器を構成する水晶振動子（
９）及びコンデンサ（１０）の接続点はＮＰＮ形トラン
ジスタ（２１）のコレクタに接続され、このトランジス
タ（２１）のエミッタは接地される。
９）及びコンデンサ（１０）の接続点はＮＰＮ形トラン
ジスタ（２１）のコレクタに接続され、このトランジス
タ（２１）のエミッタは接地される。
また、キー人力装置（１２）は複数のキースイッチを有
して構成され、夫々の一端はコントローラ（８）に接続
されると共に、夫々の他端は電源端子子Ｂに接続される
。
して構成され、夫々の一端はコントローラ（８）に接続
されると共に、夫々の他端は電源端子子Ｂに接続される
。
また、キー人力装置（１２）の各キースイッチの一端は
オア回路（２２）の入力側に供給され、このオア回路（
２２）の出力側は積分器（２３）を構成する抵抗器（２
３ａ ）及びコンデンサ（２３ｂ）の直列回路を介して
接地される。（２３ｃ）はスピードアップ用のダイオー
ドであり、抵抗器（２３ａ ）に並列に接続される。こ
の積分器（２３）の出力側、即ち抵抗器（２３ａ）及び
コンデンサ（２３ｂ ）の接続点はノア回路（２４）の
入力側に接続される。
オア回路（２２）の入力側に供給され、このオア回路（
２２）の出力側は積分器（２３）を構成する抵抗器（２
３ａ ）及びコンデンサ（２３ｂ）の直列回路を介して
接地される。（２３ｃ）はスピードアップ用のダイオー
ドであり、抵抗器（２３ａ ）に並列に接続される。こ
の積分器（２３）の出力側、即ち抵抗器（２３ａ）及び
コンデンサ（２３ｂ ）の接続点はノア回路（２４）の
入力側に接続される。
また、コントローラ（８）より表示装置（１３）に供給
されるラッチ信号ＳＪＩは積分器（２５）を構成する抵
抗器（２５ａ）及びコンデンサ（２５ｂ）の直列回路を
介して接地される。（２５ｃ ）はスピードアップ用の
ダイオードであり、抵抗器（２５ａ）に並列に接続され
る。この積分器（２５）の出力側、即ち抵抗器（２５ａ
）及びコンデンサ（２５ｂ ）の接続点はノア回路（
２４）の入力側に接続される。
されるラッチ信号ＳＪＩは積分器（２５）を構成する抵
抗器（２５ａ）及びコンデンサ（２５ｂ）の直列回路を
介して接地される。（２５ｃ ）はスピードアップ用の
ダイオードであり、抵抗器（２５ａ）に並列に接続され
る。この積分器（２５）の出力側、即ち抵抗器（２５ａ
）及びコンデンサ（２５ｂ ）の接続点はノア回路（
２４）の入力側に接続される。
また、ノア回路（２４）の出力側は積分器（２６）を構
成する抵抗器（２６ａ）及びコンデンサ（２６ｂ）の直
列回路を介して接地される。（２６Ｃ）はスピードアン
プ用のダイオードであり、抵抗器（２６ａ）に並列に接
続される。この積分器（２６）の出力側はトランジスタ
（２１）のベースに接続される。
成する抵抗器（２６ａ）及びコンデンサ（２６ｂ）の直
列回路を介して接地される。（２６Ｃ）はスピードアン
プ用のダイオードであり、抵抗器（２６ａ）に並列に接
続される。この積分器（２６）の出力側はトランジスタ
（２１）のベースに接続される。
また、積分器（２６）の出力側に得られる信号は、中間
周波アンプ（３）に供給されるデータをラッチするラン
チ回路（２７）にランチ信号として供給され、低レベル
“０”から高レベル“１″と変化するタイミングでラッ
チ動作がなされるように構成される。
周波アンプ（３）に供給されるデータをラッチするラン
チ回路（２７）にランチ信号として供給され、低レベル
“０”から高レベル“１″と変化するタイミングでラッ
チ動作がなされるように構成される。
その他は第５図例と同様に構成される。
本例において、例えばキー人力装置（１２）のチャンネ
ルアンプキーあるいはチャンネルダウンキーが押される
場合についてその動作を説明する。
ルアンプキーあるいはチャンネルダウンキーが押される
場合についてその動作を説明する。
この場合、チャンネルアップキーあるいはチャンネルダ
ウンキーが押されると、オア回路（２２）の出力信号Ｓ
１は、第２図Ａに示すように押されている期間だけ高レ
ベル″１”となる。そのため、積分器（２３）の出力信
号Ｓ２は、同図Ｂに示すように変化する。また、チャン
ネルアップキーあるいはチャンネルダウンキーが押され
ると、コントローラ（８）からＰＬＬ回路（７）にはＮ
値データが連続的に供給され、これにより分周比１／Ｎ
が変えられて順次選局がなされる。
ウンキーが押されると、オア回路（２２）の出力信号Ｓ
１は、第２図Ａに示すように押されている期間だけ高レ
ベル″１”となる。そのため、積分器（２３）の出力信
号Ｓ２は、同図Ｂに示すように変化する。また、チャン
ネルアップキーあるいはチャンネルダウンキーが押され
ると、コントローラ（８）からＰＬＬ回路（７）にはＮ
値データが連続的に供給され、これにより分周比１／Ｎ
が変えられて順次選局がなされる。
また、このとき、コントローラ（８）から表示装置（１
３）に表示データが連続して供給され、これにより選局
チャンネルが順次表示される。そのため、コントローラ
（８）より表示装置（１３）に供給されるラッチ信号Ｓ
Ｊは第２図Ｃに示すように連続して複数個出力される。
３）に表示データが連続して供給され、これにより選局
チャンネルが順次表示される。そのため、コントローラ
（８）より表示装置（１３）に供給されるラッチ信号Ｓ
Ｊは第２図Ｃに示すように連続して複数個出力される。
図示の場合は、４個出力される場合である。このように
ラッチ信号Ｓ２が連続して複数個出力されるとき、積分
器（２５）の出力信号Ｓ３は、同図りに示すように変化
する。そのため、ノア回路（２４）のしきい値をｖｔｈ
とすると、ノア回路（２４）の出力信号Ｓ４は、同図Ｅ
に示すようになり、積分器（２６）の出力信号Ｓ５は、
同図Ｆに示すように変化する。
ラッチ信号Ｓ２が連続して複数個出力されるとき、積分
器（２５）の出力信号Ｓ３は、同図りに示すように変化
する。そのため、ノア回路（２４）のしきい値をｖｔｈ
とすると、ノア回路（２４）の出力信号Ｓ４は、同図Ｅ
に示すようになり、積分器（２６）の出力信号Ｓ５は、
同図Ｆに示すように変化する。
したがって、チャンネルアップキーあるいはチャンネル
ダウンキーが押された時点ｔ１から選局が終了した直後
の時点ｔ２までの期間Ｔ１はトランジスタ（２１）がオ
フとなるので、クロック発振が続けられ、一方その他の
期間はトランジスタ（２１）がオンとなって水晶振動子
（９）の一端が接地されるので、クロック発振は停止さ
れる。
ダウンキーが押された時点ｔ１から選局が終了した直後
の時点ｔ２までの期間Ｔ１はトランジスタ（２１）がオ
フとなるので、クロック発振が続けられ、一方その他の
期間はトランジスタ（２１）がオンとなって水晶振動子
（９）の一端が接地されるので、クロック発振は停止さ
れる。
また、時点ｔ２で積分器（２６）の出力信号Ｓ５が低レ
ベル“θ″から高レベル“１”に変化するので、ランチ
回路（２７）のラッチ動作はこの時点ｔ２で行なわれ、
クロック信号の停止時にも中間周波アンプ（３）へのデ
ータが変化しないようになされる。
ベル“θ″から高レベル“１”に変化するので、ランチ
回路（２７）のラッチ動作はこの時点ｔ２で行なわれ、
クロック信号の停止時にも中間周波アンプ（３）へのデ
ータが変化しないようになされる。
また本例において、例えばキー人力装置（１２）のプリ
セントキーが押される場合についてその動作を説明する
。
セントキーが押される場合についてその動作を説明する
。
この場合、プリセットキーが押されると、オア回路（２
２）の出力信号Ｓ１は、第３図Ａに示すように押されて
いる期間だけ高レベル“１″となる。
２）の出力信号Ｓ１は、第３図Ａに示すように押されて
いる期間だけ高レベル“１″となる。
そのため、積分器（２３）の出力信号Ｓ２は、同図Ｂに
示すように変化する。また、プリセットキーが押される
と、コントローラ（８）からＰＬＬ回路（７）にはプリ
セットされているＮ値データが供給され、これにより分
周比１／Ｎが変えられてブリセントされたチャンネルの
選局がなされる。
示すように変化する。また、プリセットキーが押される
と、コントローラ（８）からＰＬＬ回路（７）にはプリ
セットされているＮ値データが供給され、これにより分
周比１／Ｎが変えられてブリセントされたチャンネルの
選局がなされる。
また、このとき、コントローラ（８）から表示装置（１
３）に表示データが供給され、これにより選局チャンネ
ルが表示される。そのため、コントローラ（８）より表
示装置（１３）に供給されるラッチ信号Ｓλは第３図Ｃ
に示すように１個だけとなる。このようにラッチ信号ｓ
ｐが出力されるとき、積分器（２５）の出力信号Ｓ３は
、同図りに示すように変化する。そのため、ノア回路（
２４）のしきい値をｖｔｈとすると、ノア回路（２４）
の出力信号Ｓ４は、同図Ｅに示すようになり、積分器（
２６）の出力信号Ｓ５は、同図Ｆに示すように変化する
。
３）に表示データが供給され、これにより選局チャンネ
ルが表示される。そのため、コントローラ（８）より表
示装置（１３）に供給されるラッチ信号Ｓλは第３図Ｃ
に示すように１個だけとなる。このようにラッチ信号ｓ
ｐが出力されるとき、積分器（２５）の出力信号Ｓ３は
、同図りに示すように変化する。そのため、ノア回路（
２４）のしきい値をｖｔｈとすると、ノア回路（２４）
の出力信号Ｓ４は、同図Ｅに示すようになり、積分器（
２６）の出力信号Ｓ５は、同図Ｆに示すように変化する
。
したがって、プリセットキーが押された時点ｔ３から選
局が終了した直後の時点ｔ４までの期間Ｔ２はトランジ
スタ（２１）がオフとなるので、クロ。
局が終了した直後の時点ｔ４までの期間Ｔ２はトランジ
スタ（２１）がオフとなるので、クロ。
り発振が続けられ、一方その他の期間はトランジスタ（
２１）がオンとなって水晶振動子〔９）の一端が接地さ
れるので、クロック発振は停止される。
２１）がオンとなって水晶振動子〔９）の一端が接地さ
れるので、クロック発振は停止される。
また、時点ｔ４で積分器（２６）の出力信号Ｓ５が低レ
ベル″０″から高レベル″１″に変化するので、ラッチ
回路（２７）のラッチ動作はこの時点ｔ４で行なわれる
。
ベル″０″から高レベル″１″に変化するので、ラッチ
回路（２７）のラッチ動作はこの時点ｔ４で行なわれる
。
また本例においては、キー人力装置（１２）の他のキー
スイッチが押される場合にも、押された時点から所定期
間は、トランジスタ（２１）がオフとなりクロック発振
が続けられるので、コントローラ（８）の動作は何等支
障なく行なわれる。
スイッチが押される場合にも、押された時点から所定期
間は、トランジスタ（２１）がオフとなりクロック発振
が続けられるので、コントローラ（８）の動作は何等支
障なく行なわれる。
このように本例によれば、選局終了時にはコントローラ
（８）のクロック発振が自動的に停止されるので、受信
時にはクロック発振が停止された状態となる。したがっ
て、受信時にはクロック信号の高調波がフロントエンド
（２）に飛び込むことがな（ビート妨害を生じるおそれ
がなくなる。これにより、信号系とデジタル系の基板を
離して配置する等の制約がなくなり、設計の自由度が増
すこととなる。また、受信時にはクロック発振が停止さ
れた状態となるので、クロック信号による電源電圧の変
動がなく、その変動が出力音声信号にノイズとして含ま
れることもなくなるので、音質が向上する。
（８）のクロック発振が自動的に停止されるので、受信
時にはクロック発振が停止された状態となる。したがっ
て、受信時にはクロック信号の高調波がフロントエンド
（２）に飛び込むことがな（ビート妨害を生じるおそれ
がなくなる。これにより、信号系とデジタル系の基板を
離して配置する等の制約がなくなり、設計の自由度が増
すこととなる。また、受信時にはクロック発振が停止さ
れた状態となるので、クロック信号による電源電圧の変
動がなく、その変動が出力音声信号にノイズとして含ま
れることもなくなるので、音質が向上する。
つぎに、第４図は本発明の他の実施例を示すものである
。
。
同図において、（３１）はクロック発振器を構成する水
晶振動子であり、この水晶振動子（３１）の一端はアン
ド回路（３２）の入力側に接続されると共にその他端は
コントローラ（８）に接続される。また、アンド回路（
３２）の出力側はインバータ（３３）を介して水晶振動
子（３１）の他端に接続され、このインパーク（３３）
と並列に抵抗器（３４ンが接続される。また、積分器（
２６）の出力信号Ｓ５はインバータ（３５）を介してア
ンド回路（３２）に供給される。
晶振動子であり、この水晶振動子（３１）の一端はアン
ド回路（３２）の入力側に接続されると共にその他端は
コントローラ（８）に接続される。また、アンド回路（
３２）の出力側はインバータ（３３）を介して水晶振動
子（３１）の他端に接続され、このインパーク（３３）
と並列に抵抗器（３４ンが接続される。また、積分器（
２６）の出力信号Ｓ５はインバータ（３５）を介してア
ンド回路（３２）に供給される。
本例は以上のように構成され、その他は図示せずも第１
図例と同様に構成される。
図例と同様に構成される。
本例においても、出力信号Ｓ５が低レベル（第２図のＴ
よ及び第３図のＴ２の期間参照）となるときにはインバ
ータ（３５）の出力信号は高レベル“１”となりクロッ
ク発振が続けられ、一方出力信号Ｓ５が高レベルとなる
ときにはインバータ（３５）の出力信号は低レベル“Ｏ
″となりクロック発振は停止される。
よ及び第３図のＴ２の期間参照）となるときにはインバ
ータ（３５）の出力信号は高レベル“１”となりクロッ
ク発振が続けられ、一方出力信号Ｓ５が高レベルとなる
ときにはインバータ（３５）の出力信号は低レベル“Ｏ
″となりクロック発振は停止される。
このように本例においても、選局終了時（第２図の時点
ｔ２及び第３図の時点ｔ４参照）にはコントローラ（８
）のクロック発振が自動的に停止されるので、第１図例
と同様の作用効果を得ることができる。
ｔ２及び第３図の時点ｔ４参照）にはコントローラ（８
）のクロック発振が自動的に停止されるので、第１図例
と同様の作用効果を得ることができる。
なお、上述実施例のランチ回路（２７）はクロック停止
時に中間周波アンプ（３）へのデータが変化してしまう
のを防止するためのものであり、このデータがメモリに
記憶されており変化するおそれがないものにおいては不
要である。また、上述実施例においてはコントローラ（
８）より表示装置（Ｉ３）に供給されるラッチ信号を利
用したものであるが、コントローラ（８）よりＰＬＬ回
路（７）に供給されるラッチ信号を利用してもよい。ま
た、上述実施例は、本発明をＦＭラジオ受信機に適用し
たものであるが、本発明はＡＭラジオ受信機、テレビジ
ョン受像機等にも同様に適用することができる。
時に中間周波アンプ（３）へのデータが変化してしまう
のを防止するためのものであり、このデータがメモリに
記憶されており変化するおそれがないものにおいては不
要である。また、上述実施例においてはコントローラ（
８）より表示装置（Ｉ３）に供給されるラッチ信号を利
用したものであるが、コントローラ（８）よりＰＬＬ回
路（７）に供給されるラッチ信号を利用してもよい。ま
た、上述実施例は、本発明をＦＭラジオ受信機に適用し
たものであるが、本発明はＡＭラジオ受信機、テレビジ
ョン受像機等にも同様に適用することができる。
以上述べた本発明によれば、選局終了時にマイコンのク
ロック発振が自動的に停止され、受信時にはクロック発
振が停止された状態となる。したがって、受信時にはク
ロック信号の高調波の飛び込みによるビート妨害が生じ
ることもなく、これにより基板配置等の自由度が増す利
益がある。また、受信時にはクロック信号による電源電
圧の変動もなく、その変動によるノイズを防止すること
ができ、音質の向上を図ることができる。
ロック発振が自動的に停止され、受信時にはクロック発
振が停止された状態となる。したがって、受信時にはク
ロック信号の高調波の飛び込みによるビート妨害が生じ
ることもなく、これにより基板配置等の自由度が増す利
益がある。また、受信時にはクロック信号による電源電
圧の変動もなく、その変動によるノイズを防止すること
ができ、音質の向上を図ることができる。
第１図は本発明の一実施例を示す構成図、第２図及び第
３図はその説明のための図、第４図は本発明の他の実施
例を示す構成図、第５図は従来例の構成図である。 （２）はフロントエンド、（３）は中間周波アンプ、（
４）はＦＭ検波回路、（５）はマルチプレックスデコー
ダ、（７）はＰＬＬ回路、（８）はコントローラ、（９
）は水晶振動子、（１２）はキー人力装置、（１３）は
表示装置、（２３） （２５）及び（２６）は積分器
である。
３図はその説明のための図、第４図は本発明の他の実施
例を示す構成図、第５図は従来例の構成図である。 （２）はフロントエンド、（３）は中間周波アンプ、（
４）はＦＭ検波回路、（５）はマルチプレックスデコー
ダ、（７）はＰＬＬ回路、（８）はコントローラ、（９
）は水晶振動子、（１２）はキー人力装置、（１３）は
表示装置、（２３） （２５）及び（２６）は積分器
である。
Claims (1)
- 【特許請求の範囲】 マイクロコンピュータからの選局データ、表示データ等
に基づいて選局中か否かを判断する判断回路を備え、 選局終了時には、上記判断回路の出力信号による制御で
上記マイクロコンピュータのクロック発振が自動的に停
止されることを特徴とする受信機。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62043433A JPS63209318A (ja) | 1987-02-26 | 1987-02-26 | 受信機 |
| KR1019880001902A KR960000523B1 (ko) | 1987-02-26 | 1988-02-24 | 수신기 |
| DE3889166T DE3889166T2 (de) | 1987-02-26 | 1988-02-25 | Empfänger. |
| PCT/JP1988/000197 WO1988006820A1 (en) | 1987-02-26 | 1988-02-25 | Receiver |
| US07/269,143 US5008955A (en) | 1987-02-26 | 1988-02-25 | Receivers with microcomputer controlled tuning |
| AU13641/88A AU614952B2 (en) | 1987-02-26 | 1988-02-25 | Receiver with microcomputer controlled tuning |
| EP88902204A EP0303715B1 (en) | 1987-02-26 | 1988-02-25 | Receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62043433A JPS63209318A (ja) | 1987-02-26 | 1987-02-26 | 受信機 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8135025A Division JP2790121B2 (ja) | 1996-05-29 | 1996-05-29 | 受信機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63209318A true JPS63209318A (ja) | 1988-08-30 |
Family
ID=12663562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62043433A Pending JPS63209318A (ja) | 1987-02-26 | 1987-02-26 | 受信機 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5008955A (ja) |
| EP (1) | EP0303715B1 (ja) |
| JP (1) | JPS63209318A (ja) |
| KR (1) | KR960000523B1 (ja) |
| AU (1) | AU614952B2 (ja) |
| DE (1) | DE3889166T2 (ja) |
| WO (1) | WO1988006820A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04109792U (ja) * | 1991-03-07 | 1992-09-22 | カシオ計算機株式会社 | 液晶表示装置付き電子機器 |
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| DE4112672C2 (de) * | 1991-04-18 | 2003-06-26 | Siemens Ag | Herabsetzung der Störströme eines Mikroprozessors |
| JP2567163B2 (ja) * | 1991-08-29 | 1996-12-25 | 株式会社東芝 | 半導体集積回路 |
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| JPS59127428A (ja) * | 1983-01-12 | 1984-07-23 | Marantz Japan Inc | スプリアス発生による妨害防止用ｐｌｌ回路 |
| US4525866A (en) * | 1983-11-07 | 1985-06-25 | Zenith Electronics Corporation | Stack memory tuning |
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1987
- 1987-02-26 JP JP62043433A patent/JPS63209318A/ja active Pending
-
1988
- 1988-02-24 KR KR1019880001902A patent/KR960000523B1/ko not_active IP Right Cessation
- 1988-02-25 DE DE3889166T patent/DE3889166T2/de not_active Expired - Fee Related
- 1988-02-25 US US07/269,143 patent/US5008955A/en not_active Expired - Lifetime
- 1988-02-25 WO PCT/JP1988/000197 patent/WO1988006820A1/ja active IP Right Grant
- 1988-02-25 EP EP88902204A patent/EP0303715B1/en not_active Expired - Lifetime
- 1988-02-25 AU AU13641/88A patent/AU614952B2/en not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5728530B2 (ja) * | 1972-03-29 | 1982-06-17 |
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| JP2575866Y2 (ja) * | 1991-03-07 | 1998-07-02 | カシオ計算機株式会社 | 液晶表示装置付き電子機器 |
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|---|---|
| DE3889166T2 (de) | 1994-08-04 |
| KR960000523B1 (ko) | 1996-01-08 |
| US5008955A (en) | 1991-04-16 |
| KR880010584A (ko) | 1988-10-10 |
| EP0303715A1 (en) | 1989-02-22 |
| EP0303715A4 (en) | 1990-09-05 |
| EP0303715B1 (en) | 1994-04-20 |
| AU1364188A (en) | 1988-09-26 |
| AU614952B2 (en) | 1991-09-19 |
| DE3889166D1 (de) | 1994-05-26 |
| WO1988006820A1 (en) | 1988-09-07 |
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