JPS59127428A - スプリアス発生による妨害防止用ｐｌｌ回路 - Google Patents
スプリアス発生による妨害防止用ｐｌｌ回路Info
- Publication number
- JPS59127428A JPS59127428A JP58002200A JP220083A JPS59127428A JP S59127428 A JPS59127428 A JP S59127428A JP 58002200 A JP58002200 A JP 58002200A JP 220083 A JP220083 A JP 220083A JP S59127428 A JPS59127428 A JP S59127428A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- pll circuit
- local oscillator
- channel switch
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002265 prevention Effects 0.000 title 1
- 230000010355 oscillation Effects 0.000 abstract description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/185—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using a mixer in the loop
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、局部発振器を有するＰＬＬ回路を用いた受信
装置のスプリアス発生による妨害防止用ＰＬＬ回路に関
する。
装置のスプリアス発生による妨害防止用ＰＬＬ回路に関
する。
一般に局部発振器を有するＰＬＬ回路を用いたラジオ受
信機、トランシーバ等の受信装置にあっては、第１図の
ブロック図で示すような回路が用いられている。
信機、トランシーバ等の受信装置にあっては、第１図の
ブロック図で示すような回路が用いられている。
すなわち、水晶片１を有する基準発振器２の出力（周波
数ｆ８）は、１／Ｓの分割比を有するデバイダ−３に加
えられｆ８／５＝ｆｒ となって位相比較器４の一方の
入力として加えられる。またＶｃ。
数ｆ８）は、１／Ｓの分割比を有するデバイダ−３に加
えられｆ８／５＝ｆｒ となって位相比較器４の一方の
入力として加えられる。またＶｃ。
電圧制御発振器（−￥−６−＄） ５から発せられる周
波数ｆｄは混合器乙によって、発振素子である水晶片７
を有する局部発振器８の周波数ｆＬとの差信号ｆｉとな
シ広帯域増巾器９を介してプログラマブルデバイダ−１
０に加えられ、チャンネル切換器１１によって設定され
た分局比Ｎによってｆｉ／Ｎとされ、前記位相比較器４
のもう一方の入力となり、前記周波数ｆｒと位相比較器
４にて比較されることにより閉ループを形成し、電圧制
御発振器５の出力周波数ｆｄを安定に保ち目的の周波数
を得ている。
波数ｆｄは混合器乙によって、発振素子である水晶片７
を有する局部発振器８の周波数ｆＬとの差信号ｆｉとな
シ広帯域増巾器９を介してプログラマブルデバイダ−１
０に加えられ、チャンネル切換器１１によって設定され
た分局比Ｎによってｆｉ／Ｎとされ、前記位相比較器４
のもう一方の入力となり、前記周波数ｆｒと位相比較器
４にて比較されることにより閉ループを形成し、電圧制
御発振器５の出力周波数ｆｄを安定に保ち目的の周波数
を得ている。
しかし乍ら、とのＰＬＬ回路をラジオ受信機（トランシ
一バの受信部を含む）のローカル回路とした場合、各発
生周波数ｆｓ、 ｊ”ｉ、 ｆＬのｎ次高周波が受信機
の中間周波項中段又は高周波増巾段に混入して、アンテ
ナ（図示せず）からの信号の受信がなされていないのに
信号として誤つて受信されることとなシその周波数では
本来の受信性能が妨害される。
一バの受信部を含む）のローカル回路とした場合、各発
生周波数ｆｓ、 ｊ”ｉ、 ｆＬのｎ次高周波が受信機
の中間周波項中段又は高周波増巾段に混入して、アンテ
ナ（図示せず）からの信号の受信がなされていないのに
信号として誤つて受信されることとなシその周波数では
本来の受信性能が妨害される。
したがって、この対策として従来技術においては前述し
たようなスプリアスの発生を防止するために、各ブロッ
クのシールドを厳重にしたシ、細かく受信可能周波数の
帯域分けを行ってスプリアス発生が帯域内に入らないよ
うにＦＬまたはＦｌを設定している。この場合は厳重な
シールドが必要となるのでコストが高くなるとともに重
量、大型となる他構造そのものが複雑化−し量産性、サ
ービス面も悪化するという問題がある。
たようなスプリアスの発生を防止するために、各ブロッ
クのシールドを厳重にしたシ、細かく受信可能周波数の
帯域分けを行ってスプリアス発生が帯域内に入らないよ
うにＦＬまたはＦｌを設定している。この場合は厳重な
シールドが必要となるのでコストが高くなるとともに重
量、大型となる他構造そのものが複雑化−し量産性、サ
ービス面も悪化するという問題がある。
本発明は、叙上の諸問題を鑑みてなされたもので、本発
明の目的とするところは、厳重なシールド、受信可能周
波数の変更を細分化するまでもな（ＰＬＬ回路から発生
するスプリアスにより受信装置に与えられる妨害を防止
し得、かつ、コストの低減化あるいは軽量小型化が図れ
、その上にスプリアスによる妨嚇が極力排除されること
からよシ広い帯域での受信装置の設計を可能とするスプ
リアス発生による妨害防止用ＰＬＬ回路の提供をすると
ころにある。
明の目的とするところは、厳重なシールド、受信可能周
波数の変更を細分化するまでもな（ＰＬＬ回路から発生
するスプリアスにより受信装置に与えられる妨害を防止
し得、かつ、コストの低減化あるいは軽量小型化が図れ
、その上にスプリアスによる妨嚇が極力排除されること
からよシ広い帯域での受信装置の設計を可能とするスプ
リアス発生による妨害防止用ＰＬＬ回路の提供をすると
ころにある。
かかる本発明ＰＬＬ回路の特徴とするところは、局部発
振器を有するＰＬＬ回路を用いた受信装置において、前
記ＰＬＬ回路の分周比を設定するチャンネル回路と前記
局部発振器との間に前記局部発振器から発せられる周波
数の偏位をなさしめる電圧可変容量素子を介在せしめる
ところにある。
振器を有するＰＬＬ回路を用いた受信装置において、前
記ＰＬＬ回路の分周比を設定するチャンネル回路と前記
局部発振器との間に前記局部発振器から発せられる周波
数の偏位をなさしめる電圧可変容量素子を介在せしめる
ところにある。
以下、本発明ＰＬＬ回路の一実施例を図面に基づいて説
明する。なお、従来例で説明したのと同様の部材につい
ては同符号を符しその説明を省略する。
明する。なお、従来例で説明したのと同様の部材につい
ては同符号を符しその説明を省略する。
第２図において、１１′はチャンネル切換器で、このチ
ャンネル切換器１１′の一方の端子はプログラマブルデ
バイダ−１０へ、もう一方の端子はバリキャップ（電圧
可変容量素子）１２を介して局部発振器８に接続されて
いる。
ャンネル切換器１１′の一方の端子はプログラマブルデ
バイダ−１０へ、もう一方の端子はバリキャップ（電圧
可変容量素子）１２を介して局部発振器８に接続されて
いる。
前記チャンネル切換器１１′は、予め想定し得るＰＬＬ
回路のスプリアスとなって妨害を与えるｆｌにＮを設定
しようとしてチャンネル切換器（チャンネル回路）１１
′を操作したとき、チャンネル切換器１１′より特定の
直流電圧’ＩＮ）を発生し、ＰＬＬ回路のループ外の局
部発振器８の水晶片７の負荷容量の一部となっているバ
リキャップ１２に前記直流電圧Ｖ（Ｎ）を印加せしめる
ようになっている。したがって、局部発振器８の発振周
波数はΔｆだけ＋側又は−側に偏位せしめられ、混合器
φの中間周波数であるｆｉもΔｆだけ□ 偏位し１．ｆｉ士Δｆとなる。
回路のスプリアスとなって妨害を与えるｆｌにＮを設定
しようとしてチャンネル切換器（チャンネル回路）１１
′を操作したとき、チャンネル切換器１１′より特定の
直流電圧’ＩＮ）を発生し、ＰＬＬ回路のループ外の局
部発振器８の水晶片７の負荷容量の一部となっているバ
リキャップ１２に前記直流電圧Ｖ（Ｎ）を印加せしめる
ようになっている。したがって、局部発振器８の発振周
波数はΔｆだけ＋側又は−側に偏位せしめられ、混合器
φの中間周波数であるｆｉもΔｆだけ□ 偏位し１．ｆｉ士Δｆとなる。
また、−同時にチャンネル切換器１１′からプログラマ
ブルデバイダ−１０に出力されるＮは、このように構成
された本発明ＰＬＬ回路によれば、従来の受信装置では
スプリアス訪客を発生するチャンネルにおいてはＰＬＬ
回路のループ出力周波数ｆｄは変化せず、混合器６から
の周波数ｆｉのみがΔｆ偏位され、したがって、周波数
ｆｉのｎ次高周波による妨害、すなわち、スプリアス発
生が極力防止されることとなる。
ブルデバイダ−１０に出力されるＮは、このように構成
された本発明ＰＬＬ回路によれば、従来の受信装置では
スプリアス訪客を発生するチャンネルにおいてはＰＬＬ
回路のループ出力周波数ｆｄは変化せず、混合器６から
の周波数ｆｉのみがΔｆ偏位され、したがって、周波数
ｆｉのｎ次高周波による妨害、すなわち、スプリアス発
生が極力防止されることとなる。
以上のことを、下記表１に基づいて説明する０表 １
ヂ
上記表１に示したように、１５０［ＭＨｚ］台のＰＬＬ
回路における出力周波数ｆｄを従来例のＰＬＬ回路を用
いた場合、局部発振周波数ｆＬを１４４．６７（ＭＨｚ
）、基準周波数ｆｒを１０（ＫＨｚ）とした時に、チャ
ンネル７をチャンネル切換器１１によシ選べば、Ｎ＝５
５５． ｆｉ＝５．３５（ＭＨ，ｚ）となシ、２ ｘ
ｆｉが中間周波数１ａ ７ （ＭＨｚ ）を用いた受信
装置に混入し妨害となる。なお、この場合チャンネル切
換器１１はチャンネル毎に１０〔ＫＨ２〕ステップで操
作されている。
回路における出力周波数ｆｄを従来例のＰＬＬ回路を用
いた場合、局部発振周波数ｆＬを１４４．６７（ＭＨｚ
）、基準周波数ｆｒを１０（ＫＨｚ）とした時に、チャ
ンネル７をチャンネル切換器１１によシ選べば、Ｎ＝５
５５． ｆｉ＝５．３５（ＭＨ，ｚ）となシ、２ ｘ
ｆｉが中間周波数１ａ ７ （ＭＨｚ ）を用いた受信
装置に混入し妨害となる。なお、この場合チャンネル切
換器１１はチャンネル毎に１０〔ＫＨ２〕ステップで操
作されている。
しかしながら、本発明ＰＬＬ回路では、「予めチャンネ
ル切換器１１′にＮ＝５３５ではＶ（Ｎ）を’ｈｉｇｈ
“に出力し、ＮＫ ”Ｎ＝５３５＋３“を出力する」と
いう条件付を行い、ｆ量の２倍高周波による妨害を未然
に防ぐことができることとなる。
ル切換器１１′にＮ＝５３５ではＶ（Ｎ）を’ｈｉｇｈ
“に出力し、ＮＫ ”Ｎ＝５３５＋３“を出力する」と
いう条件付を行い、ｆ量の２倍高周波による妨害を未然
に防ぐことができることとなる。
なお、この妨害の発生は局部発振器を有するＰＬＬ回路
を用いた受信装置の設計時に容易に明らかとなるので、
チャンネル切換器１１′に上記条件をプログラムするこ
とは比較的容易に行え、以上のような条件付チャンネル
切換器１１′は、論理回路でもなされるし、マイクロプ
ロセッサ−を用いることによってもなし得る。要はプロ
グラムを設定し得るものであればよく、また、条件付を
するチャンネル切換器１１′にプログラムされるチャン
ネルの数は１つとは限らず複数でも良い。
を用いた受信装置の設計時に容易に明らかとなるので、
チャンネル切換器１１′に上記条件をプログラムするこ
とは比較的容易に行え、以上のような条件付チャンネル
切換器１１′は、論理回路でもなされるし、マイクロプ
ロセッサ−を用いることによってもなし得る。要はプロ
グラムを設定し得るものであればよく、また、条件付を
するチャンネル切換器１１′にプログラムされるチャン
ネルの数は１つとは限らず複数でも良い。
上述したことを更に発展させることによシ、局部発振器
８の発生させる周波数ｆＬのｍ倍（ｍは１．２．３・・
・）による受信装置へのスプリアスの妨害対策とするこ
とができる。
８の発生させる周波数ｆＬのｍ倍（ｍは１．２．３・・
・）による受信装置へのスプリアスの妨害対策とするこ
とができる。
なお、前述した中でΔｆの大きさは、受信装置に妨害を
与えない範囲で必要充分な値を選べばよい。
与えない範囲で必要充分な値を選べばよい。
上述してきた構成よシ明らかなように、本発明ＰＬＬ回
路によれば、厳重なシールド、受信可能周波数の変更を
細分化するまでもな（ＰＬＬ回路が発生するスプリアス
によシ受信装置に与えられる妨害を防止し得、かつ、コ
ストの低減化あるいは軽量小型化が図れ、その上スプリ
アスによる妨害を極力排除し得るのでよシ広い帯域での
受信装置の設計が可能になる等多くの効果を奏すること
になる。
路によれば、厳重なシールド、受信可能周波数の変更を
細分化するまでもな（ＰＬＬ回路が発生するスプリアス
によシ受信装置に与えられる妨害を防止し得、かつ、コ
ストの低減化あるいは軽量小型化が図れ、その上スプリ
アスによる妨害を極力排除し得るのでよシ広い帯域での
受信装置の設計が可能になる等多くの効果を奏すること
になる。
第１図は従来の受信装置に用いられたＰＬＬ回路をブロ
ック図で示した回路図、第２図は本発明ＰＬＬ回路の一
実施例をブロック図で示した回路図である。 ８・・・局部発振器 １１．１１’・・・チャンネル切換器 １２・・・バリキャップ（電圧可変容量素子）特許出願
人 日本マランツ株式会社 １４７
ック図で示した回路図、第２図は本発明ＰＬＬ回路の一
実施例をブロック図で示した回路図である。 ８・・・局部発振器 １１．１１’・・・チャンネル切換器 １２・・・バリキャップ（電圧可変容量素子）特許出願
人 日本マランツ株式会社 １４７
Claims (1)
- （１）局部発振器を有するＰＬＬ回路を用いた受信装置
において、前記ＰＬＬ回路の分局比を設定するチャンネ
ル回路と前記局部発振器との間に前記局部発振器から発
せられる周波数の偏位をなさしめる電圧可変容量素子を
介在せしめてなる、スプリアス発生による妨害防止用Ｐ
ＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002200A JPS59127428A (ja) | 1983-01-12 | 1983-01-12 | スプリアス発生による妨害防止用ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002200A JPS59127428A (ja) | 1983-01-12 | 1983-01-12 | スプリアス発生による妨害防止用ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59127428A true JPS59127428A (ja) | 1984-07-23 |
Family
ID=11522711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58002200A Pending JPS59127428A (ja) | 1983-01-12 | 1983-01-12 | スプリアス発生による妨害防止用ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127428A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0303715A1 (en) * | 1987-02-26 | 1989-02-22 | Sony Corporation | Receiver |
| JPH02237223A (ja) * | 1989-03-09 | 1990-09-19 | Nec Eng Ltd | 広周波数帯域位相同期回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255360A (en) * | 1975-10-31 | 1977-05-06 | Hitachi Ltd | Phase fixing loop synthesizer |
| JPS56122240A (en) * | 1980-02-29 | 1981-09-25 | Anritsu Corp | Frequency setting device of frequency synthesizer |
-
1983
- 1983-01-12 JP JP58002200A patent/JPS59127428A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255360A (en) * | 1975-10-31 | 1977-05-06 | Hitachi Ltd | Phase fixing loop synthesizer |
| JPS56122240A (en) * | 1980-02-29 | 1981-09-25 | Anritsu Corp | Frequency setting device of frequency synthesizer |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0303715A1 (en) * | 1987-02-26 | 1989-02-22 | Sony Corporation | Receiver |
| JPH02237223A (ja) * | 1989-03-09 | 1990-09-19 | Nec Eng Ltd | 広周波数帯域位相同期回路 |
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