JP3715335B2 - Ｐｌｌシンセサイザ回路 - Google Patents
Ｐｌｌシンセサイザ回路 Download PDFInfo
- Publication number
- JP3715335B2 JP3715335B2 JP16074394A JP16074394A JP3715335B2 JP 3715335 B2 JP3715335 B2 JP 3715335B2 JP 16074394 A JP16074394 A JP 16074394A JP 16074394 A JP16074394 A JP 16074394A JP 3715335 B2 JP3715335 B2 JP 3715335B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output
- signal
- input
- phase comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、各種チューナの局部発振器等として用いられているＰＬＬシンセサイザ回路に関するものである。
【０００２】
【従来の技術】
ＰＬＬシンセサイザ回路は、従来、ＢＳ／ＣＳ放送チューナ、テレビジョン受像機のチューナの局部発振器、ラジオ受信機のチューナの局部発振器や、通信機一般の発振手段として使用されている。
【０００３】
このような従来のＰＬＬシンセサイザ回路の回路構成を図２に示す。
この図において、１は基準周波数を発振する発振器、２は基準周波数を分周する分周器Ａ、３は分周器Ａよりの出力信号と、分周器Ｂよりの出力信号との位相を比較する位相比較器（Ｐ.Ｃ.）、４は位相比較出力を濾波して誤差信号とするローパスフイルタ（ＬＰＦ）、５はＬＰＦ４よりの出力電圧に応じて発振周波数が制御される電圧制御発振器（ＶＣＯ）、６はＶＣＯ５により発振された周波数信号を分周するプリスケーラ（Ｐ.Ｓ）、７はプリスケーラ６で分周された信号をさらに分周する分周器Ｂである。
【０００４】
このＰＬＬシンセサイザ回路の動作を説明すると、発振器１より発振された基準周波数信号は分周器Ａで分周されて、基準周波数ｆｃの信号とされて位相比較器３の一方の入力信号とされる。
また、電圧制御発振器５より発振された周波数信号ｆｏはプリスケーラ６により１／Ｐに分周されてｆｏ／Ｐの周波数信号とされ、さらに分周器７により１／Ｎに分周されてｆｏ／（Ｎ・Ｐ）の周波数信号とされ、位相比較器３の他方の入力信号とされる。
【０００５】
位相比較器３に入力された前記２つの入力信号の位相差に応じた信号が、位相比較器３から出力されてＬＰＦ４に入力される。この位相差信号は、ＬＰＦ４により濾波されて直流の誤差電圧とされてＶＣＯ５に印加される。ＶＣＯ５はＬＰＦ４より印加されている電圧に応じた周波数で発振している。
このような位相比較器３、ＬＰＦ４、ＶＣＯ５、プリスケーラ６、分周器Ｂからなるループ回路は、基準周波数信号ｆｃと周波数信号ｆｏ／（Ｎ・Ｐ）との位相すなわち周波数が一致するようにＶＣＯ５の発振周波数ｆｏを制御するため、次式が成立する。
【０００６】
ｆｃ＝ｆｏ／（Ｎ・Ｐ） ・・・（１）
この式を変形すると、
ｆｏ＝ｆｃ・Ｎ・Ｐ ・・・（２）
【０００７】
従って、ＰＬＬシンセサイザ回路の出力周波数ｆｏは、基準周波数ｆｃのＮ・Ｐ倍の周波数となる。 なお、プリスケーラ６はＶＣＯ５の発振周波数が高く、分周器Ｂが直接分周することができない場合、あるいは分周は可能であっても分周器Ｂのコストが高くなってしまう場合等に前記ループ内に挿入されており、その分周比Ｐは固定とされている。
一方、分周器Ｂは一般に可変分周器とされており、その分周比Ｎを任意に設定することにより、前記（２）式で演算される所望の出力周波数ｆｏを得るようにしている。
【０００８】
【発明が解決しようとする課題】
しかしながら、位相比較器３に入力されている基準周波数信号ｆｃの周期で位相比較器３の電流が変化しており、このため、位相比較器３の入力インピーダンスは基準周波数ｆｃの周期で変動するようになる。
すると、位相比較器３に接続されている分周器Ｂの入力インピーダンスが変動するようになり、さらに、分周器Ｂに接続されているプリスケーラ６の入力インピーダンスも変動するようになる。
【０００９】
ここで、プリスケーラ６はＶＣＯ５の負荷となっていることから、プリスケーラ６の入力インピーダンスが変動すると、ＶＣＯ５の負荷が変動したことになる。このようにＶＣＯ５の負荷が変動すると、ＶＣＯ５の発振周波数が負荷変動に応じて振られるようになるため、この振られた周波数成分がスプリアス成分として出力に現れるようになる。
【００１０】
ところで、ＰＬＬシンセサイザ回路からスプリアス成分の含む周波数信号が出力されると、この周波数信号が送信機や、受信機等の局部発振周波数信号として使用された場合に、送信系の隣接チャンネル漏洩電力等のスプリアス特性が劣化したり、受信系の隣接チャンネル妨害等の妨害特性が悪化するという問題点があった。
【００１１】
そこで、本発明はスプリアス成分の低減されたＰＬＬシンセサイザ回路を提供することを目的としている。
【００１２】
【課題を解決するための手段】
前記目的を達成するために、本発明のＰＬＬシンセサイザ回路は、
基準周波数信号を発生する発振器と、
上記基準周波数信号が一方の入力端に入力され、他方の入力端に入力された比較信号との位相を比較する位相比較器と、
上記位相比較器の出力をろ波して誤差信号を形成するローパスフイルタと、
上記ローパスフイルタの出力信号に応じて発振周波数が制御される電圧制御発振器と、
上記電圧制御発振器の発信出力を減衰させるアッテネータと、
入力された上記アッテネータの出力を増幅すると共に、その逆方向アイソレーション特性により上記電圧制御発振器に対する負荷変動を減衰させるバッファアンプと、
上記バッファアンプの出力信号を固定比Ｐで分周するプリスケーラと、
上記プリスケーラの出力信号を可変分周比Ｎで分周する分周器と、
上記分周器の出力を上記位相比較器の上記他方の入力端に入力された比較信号として帰還ループを形成すると共に、上記バッファアンプの出力から上記基準周波数のＮ・Ｐ倍の周波数の局部発振周波数信号が得られるように構成したことを特徴とするものである。
【００１３】
【作用】
本発明によれば、電圧制御発振器が受ける位相比較器の入力インピーダンスの変動の影響を低減することができるため、電圧制御発振器の負荷変動が減少し、ＰＬＬシンセサイザ回路から出力される周波数信号のスプリアス成分を低減することができる。
従って、受信系の隣接チャンネル妨害特性を改善することができると共に、送信系の隣接チャンネル漏洩電力等のスプリアス特性を改善することができる。
【００１４】
【実施例】
本発明のＰＬＬシンセサイザ回路の実施例の回路構成を図１に示す。
この図において、１は基準周波数を発振する発振器、２は基準周波数を分周する分周器Ａ、３は分周器Ａよりの出力信号と、分周器Ｂよりの出力信号との位相を比較する位相比較器、４は位相比較出力を濾波して誤差信号とするローパスフィルタ（ＬＰＦ）、５はＬＰＦ４よりの出力電圧に応じて発振周波数が制御される電圧制御発振器（ＶＣＯ）、６はＶＣＯ５により発振された周波数信号を分周比Ｐで分周するプリスケーラ（Ｐ．Ｓ．）、７はプリスケーラ６で分周された周波数信号を分周比Ｎでさらに分周する分周器Ｂ、８はＶＣＯ５より出力される周波数信号のレベルを減衰させるアッテネータ（ＡＴＴ）、９は必要な出力レベルを得るためのバッファアンプである。
【００１５】
この実施例のＰＬＬシンセサイザ回路の動作を説明すると、発振器１より発振された基準周波数信号は分周器Ａで分周されて、基準周波数ｆｃの信号とされて位相比較器３の一方の入力信号とされる。
また、電圧制御発振器５より発振された周波数信号ｆｏはプリスケーラ６により１／Ｐに分周されてｆｏ／Ｐの周波数信号とされ、さらに分周器７により１／Ｎに分周されてｆｏ／（Ｎ・Ｐ）の周波数信号とされ、位相比較器３の他方の入力信号とされる。
【００１６】
位相比較器３に入力された前記２つの入力信号の位相差に応じた信号が、位相比較器３から出力されてＬＰＦ４に入力される。この位相差信号は、ＬＰＦ４により濾波されて直流の誤差電圧とされてＶＣＯ５に印加される。ＶＣＯ５はＬＰＦ４より印加されている電圧に応じた周波数で発振している。
さらに、ＶＣＯ５より出力される周波数信号は、ＡＴＴ８によりそのレベルが減衰され、次いでＡＴＴ８により減衰された周波数信号はバッファアンプ９に入力され、必要なレベルとなるよう増幅されて、プリスケーラ６に入力される。
【００１７】
このような位相比較器３、ＬＰＦ４、ＶＣＯ５、ＡＴＴ８、バッファアンプ９、プリスケーラ６、分周器Ｂからなるループ回路は、基準周波数信号ｆｃと周波数信号ｆｏ／（Ｎ・Ｐ）との位相すなわち周波数が一致するようにＶＣＯ５の発振周波数ｆｏを制御しているため、前記した（１）（２）式が成立する。
【００１８】
従って、この実施例のＰＬＬシンセサイザ回路の出力周波数ｆｏは、基準周波数ｆｃのＮ・Ｐ倍の周波数となる。
なお、プリスケーラ６は、一般に２進カウンタあるいはスワローカウンタが用いられており、ＶＣＯ５の発振周波数が高く、分周器Ｂが直接分周することができない場合、あるいは分周は可能であっても高速動作させるために分周器Ｂのコストが高くなってしまう場合等に前記ループ内に挿入されており、その分周比Ｐは固定とされている。
【００１９】
一方、分周器Ｂは一般にプログラマブルカウンタからなる可変分周器とされており、その分周比Ｎを任意に設定することにより、前記（２）式で演算される所望の出力周波数ｆOを得ることができる。この分周比Ｎは一般に２進コードあるいはＢＣＤコードとして与えられており、マニュアルで与えることができることはもちろんのこと、マイクロプロセッサ等の演算装置から供給することもできる。
【００２０】
次に、ＡＴＴ８とバッファアンプ９の作用を説明すると、ＡＴＴ８はＶＣＯ５の出力周波数信号のレベルを減衰しているため、ＡＴＴ８の出力側のインピーダンス変動の影響がＡＴＴ８の入力側に低減されて現れるようになる。従って、ＶＣＯ５の負荷変動はＡＴＴ８の減衰量に応じて低減されることになる。さらに、バッファアンプ９はＡＴＴ８で減衰されたレベルを補償して必要なレベルまで増幅するために設けられているのであるが、このためだけではなく、バッファアンプ９の逆方向アイソレーション特性によりプリスケーラ６の入力インピーダンスの変動の影響を、バッファアンプ９の入力側において低減するために設けられている。
【００２１】
これにより、ＶＣＯ５の負荷変動はＡＴＴ８の減衰量とバッファアンプ９の逆方向アイソレーションを加算した分だけ低減されるようになり、ＶＣＯ５の出力周波数の振られ方が減少することになる。従って、ＶＣＯ５出力すなわちＰＬＬシンセサイザ回路出力のスプリアス成分のレベルを低減することができるようになる。
【００２２】
なお、発振器１としては一般に周波数安定度の良好な水晶発振器が用いられ、ＰＬＬシンセサイザ回路の出力周波数の安定度を向上するようにしている。
さらに、アッテネータはＴ型、π型等の一般的な抵抗減衰回路を使用することができ、バッファアンプとしては入力インピーダンスが高く出力インピーダンスの低いアンプが好適である。
【００２３】
【発明の効果】
本発明は以上のように構成されているため、電圧制御発振器が受ける位相比較器の入力インピーダンスの変動の影響を低減することができ、電圧制御発振器の負荷変動が減少するため、ＰＬＬシンセサイザ回路から出力される周波数信号のスプリアス成分を低減することができる。
従って、受信系の隣接チャンネル妨害特性を改善することができると共に、送信系の隣接チャンネル漏洩電力等のスプリアス特性を改善することができる。
【図面の簡単な説明】
【図１】本発明のＰＬＬシンセサイザ回路の実施例の回路構成を示す図である。
【図２】従来のＰＬＬシンセサイザ回路の回路構成を示す図である。
【符号の説明】
１ 発振器
２ 分周器Ａ
３ 位相比較器
４ ローパスフィルタ
５ 電圧制御発振器
６ プリスケーラ
７ 分周器Ｂ
８ アッテネータ
９ バッファアンプ
【産業上の利用分野】
本発明は、各種チューナの局部発振器等として用いられているＰＬＬシンセサイザ回路に関するものである。
【０００２】
【従来の技術】
ＰＬＬシンセサイザ回路は、従来、ＢＳ／ＣＳ放送チューナ、テレビジョン受像機のチューナの局部発振器、ラジオ受信機のチューナの局部発振器や、通信機一般の発振手段として使用されている。
【０００３】
このような従来のＰＬＬシンセサイザ回路の回路構成を図２に示す。
この図において、１は基準周波数を発振する発振器、２は基準周波数を分周する分周器Ａ、３は分周器Ａよりの出力信号と、分周器Ｂよりの出力信号との位相を比較する位相比較器（Ｐ.Ｃ.）、４は位相比較出力を濾波して誤差信号とするローパスフイルタ（ＬＰＦ）、５はＬＰＦ４よりの出力電圧に応じて発振周波数が制御される電圧制御発振器（ＶＣＯ）、６はＶＣＯ５により発振された周波数信号を分周するプリスケーラ（Ｐ.Ｓ）、７はプリスケーラ６で分周された信号をさらに分周する分周器Ｂである。
【０００４】
このＰＬＬシンセサイザ回路の動作を説明すると、発振器１より発振された基準周波数信号は分周器Ａで分周されて、基準周波数ｆｃの信号とされて位相比較器３の一方の入力信号とされる。
また、電圧制御発振器５より発振された周波数信号ｆｏはプリスケーラ６により１／Ｐに分周されてｆｏ／Ｐの周波数信号とされ、さらに分周器７により１／Ｎに分周されてｆｏ／（Ｎ・Ｐ）の周波数信号とされ、位相比較器３の他方の入力信号とされる。
【０００５】
位相比較器３に入力された前記２つの入力信号の位相差に応じた信号が、位相比較器３から出力されてＬＰＦ４に入力される。この位相差信号は、ＬＰＦ４により濾波されて直流の誤差電圧とされてＶＣＯ５に印加される。ＶＣＯ５はＬＰＦ４より印加されている電圧に応じた周波数で発振している。
このような位相比較器３、ＬＰＦ４、ＶＣＯ５、プリスケーラ６、分周器Ｂからなるループ回路は、基準周波数信号ｆｃと周波数信号ｆｏ／（Ｎ・Ｐ）との位相すなわち周波数が一致するようにＶＣＯ５の発振周波数ｆｏを制御するため、次式が成立する。
【０００６】
ｆｃ＝ｆｏ／（Ｎ・Ｐ） ・・・（１）
この式を変形すると、
ｆｏ＝ｆｃ・Ｎ・Ｐ ・・・（２）
【０００７】
従って、ＰＬＬシンセサイザ回路の出力周波数ｆｏは、基準周波数ｆｃのＮ・Ｐ倍の周波数となる。 なお、プリスケーラ６はＶＣＯ５の発振周波数が高く、分周器Ｂが直接分周することができない場合、あるいは分周は可能であっても分周器Ｂのコストが高くなってしまう場合等に前記ループ内に挿入されており、その分周比Ｐは固定とされている。
一方、分周器Ｂは一般に可変分周器とされており、その分周比Ｎを任意に設定することにより、前記（２）式で演算される所望の出力周波数ｆｏを得るようにしている。
【０００８】
【発明が解決しようとする課題】
しかしながら、位相比較器３に入力されている基準周波数信号ｆｃの周期で位相比較器３の電流が変化しており、このため、位相比較器３の入力インピーダンスは基準周波数ｆｃの周期で変動するようになる。
すると、位相比較器３に接続されている分周器Ｂの入力インピーダンスが変動するようになり、さらに、分周器Ｂに接続されているプリスケーラ６の入力インピーダンスも変動するようになる。
【０００９】
ここで、プリスケーラ６はＶＣＯ５の負荷となっていることから、プリスケーラ６の入力インピーダンスが変動すると、ＶＣＯ５の負荷が変動したことになる。このようにＶＣＯ５の負荷が変動すると、ＶＣＯ５の発振周波数が負荷変動に応じて振られるようになるため、この振られた周波数成分がスプリアス成分として出力に現れるようになる。
【００１０】
ところで、ＰＬＬシンセサイザ回路からスプリアス成分の含む周波数信号が出力されると、この周波数信号が送信機や、受信機等の局部発振周波数信号として使用された場合に、送信系の隣接チャンネル漏洩電力等のスプリアス特性が劣化したり、受信系の隣接チャンネル妨害等の妨害特性が悪化するという問題点があった。
【００１１】
そこで、本発明はスプリアス成分の低減されたＰＬＬシンセサイザ回路を提供することを目的としている。
【００１２】
【課題を解決するための手段】
前記目的を達成するために、本発明のＰＬＬシンセサイザ回路は、
基準周波数信号を発生する発振器と、
上記基準周波数信号が一方の入力端に入力され、他方の入力端に入力された比較信号との位相を比較する位相比較器と、
上記位相比較器の出力をろ波して誤差信号を形成するローパスフイルタと、
上記ローパスフイルタの出力信号に応じて発振周波数が制御される電圧制御発振器と、
上記電圧制御発振器の発信出力を減衰させるアッテネータと、
入力された上記アッテネータの出力を増幅すると共に、その逆方向アイソレーション特性により上記電圧制御発振器に対する負荷変動を減衰させるバッファアンプと、
上記バッファアンプの出力信号を固定比Ｐで分周するプリスケーラと、
上記プリスケーラの出力信号を可変分周比Ｎで分周する分周器と、
上記分周器の出力を上記位相比較器の上記他方の入力端に入力された比較信号として帰還ループを形成すると共に、上記バッファアンプの出力から上記基準周波数のＮ・Ｐ倍の周波数の局部発振周波数信号が得られるように構成したことを特徴とするものである。
【００１３】
【作用】
本発明によれば、電圧制御発振器が受ける位相比較器の入力インピーダンスの変動の影響を低減することができるため、電圧制御発振器の負荷変動が減少し、ＰＬＬシンセサイザ回路から出力される周波数信号のスプリアス成分を低減することができる。
従って、受信系の隣接チャンネル妨害特性を改善することができると共に、送信系の隣接チャンネル漏洩電力等のスプリアス特性を改善することができる。
【００１４】
【実施例】
本発明のＰＬＬシンセサイザ回路の実施例の回路構成を図１に示す。
この図において、１は基準周波数を発振する発振器、２は基準周波数を分周する分周器Ａ、３は分周器Ａよりの出力信号と、分周器Ｂよりの出力信号との位相を比較する位相比較器、４は位相比較出力を濾波して誤差信号とするローパスフィルタ（ＬＰＦ）、５はＬＰＦ４よりの出力電圧に応じて発振周波数が制御される電圧制御発振器（ＶＣＯ）、６はＶＣＯ５により発振された周波数信号を分周比Ｐで分周するプリスケーラ（Ｐ．Ｓ．）、７はプリスケーラ６で分周された周波数信号を分周比Ｎでさらに分周する分周器Ｂ、８はＶＣＯ５より出力される周波数信号のレベルを減衰させるアッテネータ（ＡＴＴ）、９は必要な出力レベルを得るためのバッファアンプである。
【００１５】
この実施例のＰＬＬシンセサイザ回路の動作を説明すると、発振器１より発振された基準周波数信号は分周器Ａで分周されて、基準周波数ｆｃの信号とされて位相比較器３の一方の入力信号とされる。
また、電圧制御発振器５より発振された周波数信号ｆｏはプリスケーラ６により１／Ｐに分周されてｆｏ／Ｐの周波数信号とされ、さらに分周器７により１／Ｎに分周されてｆｏ／（Ｎ・Ｐ）の周波数信号とされ、位相比較器３の他方の入力信号とされる。
【００１６】
位相比較器３に入力された前記２つの入力信号の位相差に応じた信号が、位相比較器３から出力されてＬＰＦ４に入力される。この位相差信号は、ＬＰＦ４により濾波されて直流の誤差電圧とされてＶＣＯ５に印加される。ＶＣＯ５はＬＰＦ４より印加されている電圧に応じた周波数で発振している。
さらに、ＶＣＯ５より出力される周波数信号は、ＡＴＴ８によりそのレベルが減衰され、次いでＡＴＴ８により減衰された周波数信号はバッファアンプ９に入力され、必要なレベルとなるよう増幅されて、プリスケーラ６に入力される。
【００１７】
このような位相比較器３、ＬＰＦ４、ＶＣＯ５、ＡＴＴ８、バッファアンプ９、プリスケーラ６、分周器Ｂからなるループ回路は、基準周波数信号ｆｃと周波数信号ｆｏ／（Ｎ・Ｐ）との位相すなわち周波数が一致するようにＶＣＯ５の発振周波数ｆｏを制御しているため、前記した（１）（２）式が成立する。
【００１８】
従って、この実施例のＰＬＬシンセサイザ回路の出力周波数ｆｏは、基準周波数ｆｃのＮ・Ｐ倍の周波数となる。
なお、プリスケーラ６は、一般に２進カウンタあるいはスワローカウンタが用いられており、ＶＣＯ５の発振周波数が高く、分周器Ｂが直接分周することができない場合、あるいは分周は可能であっても高速動作させるために分周器Ｂのコストが高くなってしまう場合等に前記ループ内に挿入されており、その分周比Ｐは固定とされている。
【００１９】
一方、分周器Ｂは一般にプログラマブルカウンタからなる可変分周器とされており、その分周比Ｎを任意に設定することにより、前記（２）式で演算される所望の出力周波数ｆOを得ることができる。この分周比Ｎは一般に２進コードあるいはＢＣＤコードとして与えられており、マニュアルで与えることができることはもちろんのこと、マイクロプロセッサ等の演算装置から供給することもできる。
【００２０】
次に、ＡＴＴ８とバッファアンプ９の作用を説明すると、ＡＴＴ８はＶＣＯ５の出力周波数信号のレベルを減衰しているため、ＡＴＴ８の出力側のインピーダンス変動の影響がＡＴＴ８の入力側に低減されて現れるようになる。従って、ＶＣＯ５の負荷変動はＡＴＴ８の減衰量に応じて低減されることになる。さらに、バッファアンプ９はＡＴＴ８で減衰されたレベルを補償して必要なレベルまで増幅するために設けられているのであるが、このためだけではなく、バッファアンプ９の逆方向アイソレーション特性によりプリスケーラ６の入力インピーダンスの変動の影響を、バッファアンプ９の入力側において低減するために設けられている。
【００２１】
これにより、ＶＣＯ５の負荷変動はＡＴＴ８の減衰量とバッファアンプ９の逆方向アイソレーションを加算した分だけ低減されるようになり、ＶＣＯ５の出力周波数の振られ方が減少することになる。従って、ＶＣＯ５出力すなわちＰＬＬシンセサイザ回路出力のスプリアス成分のレベルを低減することができるようになる。
【００２２】
なお、発振器１としては一般に周波数安定度の良好な水晶発振器が用いられ、ＰＬＬシンセサイザ回路の出力周波数の安定度を向上するようにしている。
さらに、アッテネータはＴ型、π型等の一般的な抵抗減衰回路を使用することができ、バッファアンプとしては入力インピーダンスが高く出力インピーダンスの低いアンプが好適である。
【００２３】
【発明の効果】
本発明は以上のように構成されているため、電圧制御発振器が受ける位相比較器の入力インピーダンスの変動の影響を低減することができ、電圧制御発振器の負荷変動が減少するため、ＰＬＬシンセサイザ回路から出力される周波数信号のスプリアス成分を低減することができる。
従って、受信系の隣接チャンネル妨害特性を改善することができると共に、送信系の隣接チャンネル漏洩電力等のスプリアス特性を改善することができる。
【図面の簡単な説明】
【図１】本発明のＰＬＬシンセサイザ回路の実施例の回路構成を示す図である。
【図２】従来のＰＬＬシンセサイザ回路の回路構成を示す図である。
【符号の説明】
１ 発振器
２ 分周器Ａ
３ 位相比較器
４ ローパスフィルタ
５ 電圧制御発振器
６ プリスケーラ
７ 分周器Ｂ
８ アッテネータ
９ バッファアンプ
Claims (1)
- 基準周波数信号を発生する発振器と、
上記基準周波数信号が一方の入力端に入力され、他方の入力端に入力された比較信号との位相を比較する位相比較器と、
上記位相比較器の出力をろ波して誤差信号を形成するローパスフイルタと、
上記ローパスフイルタの出力信号に応じて発振周波数が制御される電圧制御発振器と、
上記電圧制御発振器の発信出力を減衰させるアッテネータと、
入力された上記アッテネータの出力を増幅すると共に、その逆方向アイソレーション特性により上記電圧制御発振器に対する負荷変動を減衰させるバッファアンプと、
上記バッファアンプの出力信号を固定比Ｐで分周するプリスケーラと、
上記プリスケーラの出力信号を可変分周比Ｎで分周する分周器と、
上記分周器の出力を上記位相比較器の上記他方の入力端に入力された比較信号として帰還ループを形成すると共に、上記バッファアンプの出力から上記基準周波数のＮ・Ｐ倍の周波数の局部発振周波数信号が得られるように構成したことを特徴とするＰＬＬシンセサイザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16074394A JP3715335B2 (ja) | 1994-06-21 | 1994-06-21 | Ｐｌｌシンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16074394A JP3715335B2 (ja) | 1994-06-21 | 1994-06-21 | Ｐｌｌシンセサイザ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088739A JPH088739A (ja) | 1996-01-12 |
| JP3715335B2 true JP3715335B2 (ja) | 2005-11-09 |
Family
ID=15721501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16074394A Expired - Fee Related JP3715335B2 (ja) | 1994-06-21 | 1994-06-21 | Ｐｌｌシンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3715335B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002271151A (ja) | 2001-03-12 | 2002-09-20 | Alps Electric Co Ltd | 緩衝増幅器及び該緩衝増幅器を用いた電子回路ユニット |
| CN105406862B (zh) * | 2015-12-07 | 2019-01-08 | 扬州海科电子科技有限公司 | 一种低杂散宽带10～20GHz锁相环装置 |
| CN116886093A (zh) * | 2023-08-08 | 2023-10-13 | 深圳扬兴科技有限公司 | 一种压电实时时钟振荡器 |
-
1994
- 1994-06-21 JP JP16074394A patent/JP3715335B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088739A (ja) | 1996-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5852784A (en) | Multiband mobile unit communication apparatus | |
| ES8105908A1 (es) | Un receptor de radio que tiene un bucle de enclavamiento de frecuencia. | |
| US5570066A (en) | Method of programming a frequency synthesizer | |
| JP2000031898A (ja) | 移動電話用の送受信システム及び送信方法 | |
| US4797637A (en) | PLL frequency synthesizer | |
| JPS6349935B2 (ja) | ||
| JP3715335B2 (ja) | Ｐｌｌシンセサイザ回路 | |
| AU2006280444B2 (en) | Dual port modulator | |
| US7205849B2 (en) | Phase locked loop including an integrator-free loop filter | |
| KR200291723Y1 (ko) | 튜너의비트주파수방지장치 | |
| JP3399135B2 (ja) | 高周波デジタル信号受信装置 | |
| KR100305580B1 (ko) | 3중 변조 방식을 이용한 광대역 고주파 송신기 | |
| JPS59127428A (ja) | スプリアス発生による妨害防止用ｐｌｌ回路 | |
| JPS5952852B2 (ja) | 周波数シンセサイザ | |
| KR860000270B1 (ko) | Pll 회로 | |
| KR100387068B1 (ko) | 이동 통신 단말기의 위상 동기 루프 | |
| JP2631018B2 (ja) | 高周波ｐｌｌ発振器 | |
| JPH1051300A (ja) | Ｐｌｌ周波数シンセサイザ | |
| KR890003761B1 (ko) | 주파수 신써 싸이저 회로 | |
| JP2003204263A (ja) | 位相同期回路、および同調装置 | |
| JPH06291695A (ja) | 信号処理回路 | |
| JPH055207B2 (ja) | ||
| JP2000022532A (ja) | 周波数シンセサイザ | |
| JPH0380607A (ja) | 衛星放送受信機 | |
| JP2000307454A (ja) | 周波数変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021001 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050825 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080902 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090902 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |