JPH088739A - Ｐｌｌシンセサイザ回路 - Google Patents
Ｐｌｌシンセサイザ回路Info
- Publication number
- JPH088739A JPH088739A JP6160743A JP16074394A JPH088739A JP H088739 A JPH088739 A JP H088739A JP 6160743 A JP6160743 A JP 6160743A JP 16074394 A JP16074394 A JP 16074394A JP H088739 A JPH088739 A JP H088739A
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- JP
- Japan
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- frequency
- vco
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- pll synthesizer
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 スプリアス成分の低減されたＰＬＬシンセ
サイザ回路を提供すること。 【構成】 ＶＣＯ５の出力周波数信号はＡＴＴ８によ
りレベルが減衰され、この減衰された周波数信号はバッ
ファアンプ９により必要なレベルまで増幅される。バッ
ファアンプ９の出力信号はプリスケーラで１／Ｐに分周
され、さらに分周器７で１／Ｎに分周されて位相比較器
３に入力される。位相比較器３には分周器Ａで分周され
た基準周波数信号ｆｃが入力されて、両入力信号の位相
差がなくなるようＶＣＯ５の周波数が制御されるため、
出力周波数ｆｏ＝ｆｃ・Ｎ・Ｐとなる。ＡＴＴ８および
バッファアンプ８によりＶＣＯ５の負荷変動を低減する
ことができる。
サイザ回路を提供すること。 【構成】 ＶＣＯ５の出力周波数信号はＡＴＴ８によ
りレベルが減衰され、この減衰された周波数信号はバッ
ファアンプ９により必要なレベルまで増幅される。バッ
ファアンプ９の出力信号はプリスケーラで１／Ｐに分周
され、さらに分周器７で１／Ｎに分周されて位相比較器
３に入力される。位相比較器３には分周器Ａで分周され
た基準周波数信号ｆｃが入力されて、両入力信号の位相
差がなくなるようＶＣＯ５の周波数が制御されるため、
出力周波数ｆｏ＝ｆｃ・Ｎ・Ｐとなる。ＡＴＴ８および
バッファアンプ８によりＶＣＯ５の負荷変動を低減する
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、各種チューナの局部発
振器等として用いられているＰＬＬシンセサイザ回路に
関するものである。
振器等として用いられているＰＬＬシンセサイザ回路に
関するものである。
【０００２】
【従来の技術】ＰＬＬシンセサイザ回路は、従来、ＢＳ
／ＣＳ放送チューナ、テレビジョン受像機のチューナの
局部発振器、ラジオ受信機のチューナの局部発振器や、
通信機一般の発振手段として使用されている。
／ＣＳ放送チューナ、テレビジョン受像機のチューナの
局部発振器、ラジオ受信機のチューナの局部発振器や、
通信機一般の発振手段として使用されている。
【０００３】このような従来のＰＬＬシンセサイザ回路
の回路構成を図２に示す。この図において、１は基準周
波数を発振する発振器、２は基準周波数を分周する分周
器Ａ、３は分周器Ａよりの出力信号と、分周器Ｂよりの
出力信号との位相を比較する位相比較器（Ｐ．Ｃ．）、
４は位相比較出力を濾波して誤差信号とするローパスフ
ィルタ（ＬＰＦ）、５はＬＰＦ４よりの出力電圧に応じ
て発振周波数が制御される電圧制御発振器（ＶＣＯ）、
６はＶＣＯ５により発振された周波数信号を分周するプ
リスケーラ（Ｐ．Ｓ．）、７はプリスケーラ６で分周さ
れた周波数信号をさらに分周する分周器Ｂである。
の回路構成を図２に示す。この図において、１は基準周
波数を発振する発振器、２は基準周波数を分周する分周
器Ａ、３は分周器Ａよりの出力信号と、分周器Ｂよりの
出力信号との位相を比較する位相比較器（Ｐ．Ｃ．）、
４は位相比較出力を濾波して誤差信号とするローパスフ
ィルタ（ＬＰＦ）、５はＬＰＦ４よりの出力電圧に応じ
て発振周波数が制御される電圧制御発振器（ＶＣＯ）、
６はＶＣＯ５により発振された周波数信号を分周するプ
リスケーラ（Ｐ．Ｓ．）、７はプリスケーラ６で分周さ
れた周波数信号をさらに分周する分周器Ｂである。
【０００４】このＰＬＬシンセサイザ回路の動作を説明
すると、発振器１より発振された基準周波数信号は分周
器Ａで分周されて、基準周波数ｆｃの信号とされて位相
比較器３の一方の入力信号とされる。また、電圧制御発
振器５より発振された周波数信号ｆｏはプリスケーラ６
により１／Ｐに分周されてｆｏ／Ｐの周波数信号とさ
れ、さらに分周器７により１／Ｎに分周されてｆｏ／
（Ｎ・Ｐ）の周波数信号とされ、位相比較器３の他方の
入力信号とされる。
すると、発振器１より発振された基準周波数信号は分周
器Ａで分周されて、基準周波数ｆｃの信号とされて位相
比較器３の一方の入力信号とされる。また、電圧制御発
振器５より発振された周波数信号ｆｏはプリスケーラ６
により１／Ｐに分周されてｆｏ／Ｐの周波数信号とさ
れ、さらに分周器７により１／Ｎに分周されてｆｏ／
（Ｎ・Ｐ）の周波数信号とされ、位相比較器３の他方の
入力信号とされる。
【０００５】位相比較器３に入力された前記２つの入力
信号の位相差に応じた信号が、位相比較器３から出力さ
れてＬＰＦ４に入力される。この位相差信号は、ＬＰＦ
４により濾波されて直流の誤差電圧とされてＶＣＯ５に
印加される。ＶＣＯ５はＬＰＦ４より印加されている電
圧に応じた周波数で発振している。このような位相比較
器３、ＬＰＦ４、ＶＣＯ５、プリスケーラ６、分周器Ｂ
からなるループ回路は、基準周波数信号ｆｃと周波数信
号ｆｏ／（Ｎ・Ｐ）との位相すなわち周波数が一致する
ようにＶＣＯ５の発振周波数ｆｏを制御するため、次式
が成立する。
信号の位相差に応じた信号が、位相比較器３から出力さ
れてＬＰＦ４に入力される。この位相差信号は、ＬＰＦ
４により濾波されて直流の誤差電圧とされてＶＣＯ５に
印加される。ＶＣＯ５はＬＰＦ４より印加されている電
圧に応じた周波数で発振している。このような位相比較
器３、ＬＰＦ４、ＶＣＯ５、プリスケーラ６、分周器Ｂ
からなるループ回路は、基準周波数信号ｆｃと周波数信
号ｆｏ／（Ｎ・Ｐ）との位相すなわち周波数が一致する
ようにＶＣＯ５の発振周波数ｆｏを制御するため、次式
が成立する。
【０００６】 ｆｃ＝ｆｏ／（Ｎ・Ｐ） ・・・（１） この式を変形すると、 ｆｏ＝ｆｃ・Ｎ・Ｐ ・・・（２）
【０００７】従って、ＰＬＬシンセサイザ回路の出力周
波数ｆｏは、基準周波数ｆｃのＮ・Ｐ倍の周波数とな
る。 なお、プリスケーラ６はＶＣＯ５の発振周波数が
高く、分周器Ｂが直接分周することができない場合、あ
るいは分周は可能であっても分周器Ｂのコストが高くな
ってしまう場合等に前記ループ内に挿入されており、そ
の分周比Ｐは固定とされている。一方、分周器Ｂは一般
に可変分周器とされており、その分周比Ｎを任意に設定
することにより、前記（２）式で演算される所望の出力
周波数ｆｏを得るようにしている。
波数ｆｏは、基準周波数ｆｃのＮ・Ｐ倍の周波数とな
る。 なお、プリスケーラ６はＶＣＯ５の発振周波数が
高く、分周器Ｂが直接分周することができない場合、あ
るいは分周は可能であっても分周器Ｂのコストが高くな
ってしまう場合等に前記ループ内に挿入されており、そ
の分周比Ｐは固定とされている。一方、分周器Ｂは一般
に可変分周器とされており、その分周比Ｎを任意に設定
することにより、前記（２）式で演算される所望の出力
周波数ｆｏを得るようにしている。
【０００８】
【発明が解決しようとする課題】しかしながら、位相比
較器３に入力されている基準周波数信号ｆｃの周期で位
相比較器３の電流が変化しており、このため、位相比較
器３の入力インピーダンスは基準周波数ｆｃの周期で変
動するようになる。すると、位相比較器３に接続されて
いる分周器Ｂの入力インピーダンスが変動するようにな
り、さらに、分周器Ｂに接続されているプリスケーラ６
の入力インピーダンスも変動するようになる。
較器３に入力されている基準周波数信号ｆｃの周期で位
相比較器３の電流が変化しており、このため、位相比較
器３の入力インピーダンスは基準周波数ｆｃの周期で変
動するようになる。すると、位相比較器３に接続されて
いる分周器Ｂの入力インピーダンスが変動するようにな
り、さらに、分周器Ｂに接続されているプリスケーラ６
の入力インピーダンスも変動するようになる。
【０００９】ここで、プリスケーラ６はＶＣＯ５の負荷
となっていることから、プリスケーラ６の入力インピー
ダンスが変動すると、ＶＣＯ５の負荷が変動したことに
なる。このようにＶＣＯ５の負荷が変動すると、ＶＣＯ
５の発振周波数が負荷変動に応じて振られるようになる
ため、この振られた周波数成分がスプリアス成分として
出力に現れるようになる。
となっていることから、プリスケーラ６の入力インピー
ダンスが変動すると、ＶＣＯ５の負荷が変動したことに
なる。このようにＶＣＯ５の負荷が変動すると、ＶＣＯ
５の発振周波数が負荷変動に応じて振られるようになる
ため、この振られた周波数成分がスプリアス成分として
出力に現れるようになる。
【００１０】ところで、ＰＬＬシンセサイザ回路からス
プリアス成分の含む周波数信号が出力されると、この周
波数信号が送信機や、受信機等の局部発振周波数信号と
して使用された場合に、送信系の隣接チャンネル漏洩電
力等のスプリアス特性が劣化したり、受信系の隣接チャ
ンネル妨害等の妨害特性が悪化するという問題点があっ
た。
プリアス成分の含む周波数信号が出力されると、この周
波数信号が送信機や、受信機等の局部発振周波数信号と
して使用された場合に、送信系の隣接チャンネル漏洩電
力等のスプリアス特性が劣化したり、受信系の隣接チャ
ンネル妨害等の妨害特性が悪化するという問題点があっ
た。
【００１１】そこで、本発明はスプリアス成分の低減さ
れたＰＬＬシンセサイザ回路を提供することを目的とし
ている。
れたＰＬＬシンセサイザ回路を提供することを目的とし
ている。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に、本発明のＰＬＬシンセサイザ回路は、電圧制御発振
器と位相比較器とを少なくとも備えるＰＬＬシンセサイ
ザ回路において、前記電圧制御発振器の出力を前記位相
比較器にフィードバックする経路内にアッテネータ回路
およびバッファアンプを少なくとも設けるようにしたも
のである。また、本発明のＰＬＬシンセサイザ回路は、
前記経路内にプリスケーラおよび／または分周器をさら
に設けるようにしたものである。
に、本発明のＰＬＬシンセサイザ回路は、電圧制御発振
器と位相比較器とを少なくとも備えるＰＬＬシンセサイ
ザ回路において、前記電圧制御発振器の出力を前記位相
比較器にフィードバックする経路内にアッテネータ回路
およびバッファアンプを少なくとも設けるようにしたも
のである。また、本発明のＰＬＬシンセサイザ回路は、
前記経路内にプリスケーラおよび／または分周器をさら
に設けるようにしたものである。
【００１３】
【作用】本発明によれば、電圧制御発振器が受ける位相
比較器の入力インピーダンスの変動の影響を低減するこ
とができるため、電圧制御発振器の負荷変動が減少し、
ＰＬＬシンセサイザ回路から出力される周波数信号のス
プリアス成分を低減することができる。従って、受信系
の隣接チャンネル妨害特性を改善することができると共
に、送信系の隣接チャンネル漏洩電力等のスプリアス特
性を改善することができる。
比較器の入力インピーダンスの変動の影響を低減するこ
とができるため、電圧制御発振器の負荷変動が減少し、
ＰＬＬシンセサイザ回路から出力される周波数信号のス
プリアス成分を低減することができる。従って、受信系
の隣接チャンネル妨害特性を改善することができると共
に、送信系の隣接チャンネル漏洩電力等のスプリアス特
性を改善することができる。
【００１４】
【実施例】本発明のＰＬＬシンセサイザ回路の実施例の
回路構成を図１に示す。この図において、１は基準周波
数を発振する発振器、２は基準周波数を分周する分周器
Ａ、３は分周器Ａよりの出力信号と、分周器Ｂよりの出
力信号との位相を比較する位相比較器、４は位相比較出
力を濾波して誤差信号とするローパスフィルタ（ＬＰ
Ｆ）、５はＬＰＦ４よりの出力電圧に応じて発振周波数
が制御される電圧制御発振器（ＶＣＯ）、６はＶＣＯ５
により発振された周波数信号を分周比Ｐで分周するプリ
スケーラ（Ｐ．Ｓ．）、７はプリスケーラ６で分周され
た周波数信号を分周比Ｎでさらに分周する分周器Ｂ、８
はＶＣＯ５より出力される周波数信号のレベルを減衰さ
せるアッテネータ（ＡＴＴ）、９は必要な出力レベルを
得るためのバッファアンプである。
回路構成を図１に示す。この図において、１は基準周波
数を発振する発振器、２は基準周波数を分周する分周器
Ａ、３は分周器Ａよりの出力信号と、分周器Ｂよりの出
力信号との位相を比較する位相比較器、４は位相比較出
力を濾波して誤差信号とするローパスフィルタ（ＬＰ
Ｆ）、５はＬＰＦ４よりの出力電圧に応じて発振周波数
が制御される電圧制御発振器（ＶＣＯ）、６はＶＣＯ５
により発振された周波数信号を分周比Ｐで分周するプリ
スケーラ（Ｐ．Ｓ．）、７はプリスケーラ６で分周され
た周波数信号を分周比Ｎでさらに分周する分周器Ｂ、８
はＶＣＯ５より出力される周波数信号のレベルを減衰さ
せるアッテネータ（ＡＴＴ）、９は必要な出力レベルを
得るためのバッファアンプである。
【００１５】この実施例のＰＬＬシンセサイザ回路の動
作を説明すると、発振器１より発振された基準周波数信
号は分周器Ａで分周されて、基準周波数ｆｃの信号とさ
れて位相比較器３の一方の入力信号とされる。また、電
圧制御発振器５より発振された周波数信号ｆｏはプリス
ケーラ６により１／Ｐに分周されてｆｏ／Ｐの周波数信
号とされ、さらに分周器７により１／Ｎに分周されてｆ
ｏ／（Ｎ・Ｐ）の周波数信号とされ、位相比較器３の他
方の入力信号とされる。
作を説明すると、発振器１より発振された基準周波数信
号は分周器Ａで分周されて、基準周波数ｆｃの信号とさ
れて位相比較器３の一方の入力信号とされる。また、電
圧制御発振器５より発振された周波数信号ｆｏはプリス
ケーラ６により１／Ｐに分周されてｆｏ／Ｐの周波数信
号とされ、さらに分周器７により１／Ｎに分周されてｆ
ｏ／（Ｎ・Ｐ）の周波数信号とされ、位相比較器３の他
方の入力信号とされる。
【００１６】位相比較器３に入力された前記２つの入力
信号の位相差に応じた信号が、位相比較器３から出力さ
れてＬＰＦ４に入力される。この位相差信号は、ＬＰＦ
４により濾波されて直流の誤差電圧とされてＶＣＯ５に
印加される。ＶＣＯ５はＬＰＦ４より印加されている電
圧に応じた周波数で発振している。さらに、ＶＣＯ５よ
り出力される周波数信号は、ＡＴＴ８によりそのレベル
が減衰され、次いでＡＴＴ８により減衰された周波数信
号はバッファアンプ９に入力され、必要なレベルとなる
よう増幅されて、プリスケーラ６に入力される。
信号の位相差に応じた信号が、位相比較器３から出力さ
れてＬＰＦ４に入力される。この位相差信号は、ＬＰＦ
４により濾波されて直流の誤差電圧とされてＶＣＯ５に
印加される。ＶＣＯ５はＬＰＦ４より印加されている電
圧に応じた周波数で発振している。さらに、ＶＣＯ５よ
り出力される周波数信号は、ＡＴＴ８によりそのレベル
が減衰され、次いでＡＴＴ８により減衰された周波数信
号はバッファアンプ９に入力され、必要なレベルとなる
よう増幅されて、プリスケーラ６に入力される。
【００１７】このような位相比較器３、ＬＰＦ４、ＶＣ
Ｏ５、ＡＴＴ８、バッファアンプ９、プリスケーラ６、
分周器Ｂからなるループ回路は、基準周波数信号ｆｃと
周波数信号ｆｏ／（Ｎ・Ｐ）との位相すなわち周波数が
一致するようにＶＣＯ５の発振周波数ｆｏを制御してい
るため、前記した（１）（２）式が成立する。
Ｏ５、ＡＴＴ８、バッファアンプ９、プリスケーラ６、
分周器Ｂからなるループ回路は、基準周波数信号ｆｃと
周波数信号ｆｏ／（Ｎ・Ｐ）との位相すなわち周波数が
一致するようにＶＣＯ５の発振周波数ｆｏを制御してい
るため、前記した（１）（２）式が成立する。
【００１８】従って、この実施例のＰＬＬシンセサイザ
回路の出力周波数ｆｏは、基準周波数ｆｃのＮ・Ｐ倍の
周波数となる。なお、プリスケーラ６は、一般に２進カ
ウンタあるいはスワローカウンタが用いられており、Ｖ
ＣＯ５の発振周波数が高く、分周器Ｂが直接分周するこ
とができない場合、あるいは分周は可能であっても高速
動作させるために分周器Ｂのコストが高くなってしまう
場合等に前記ループ内に挿入されており、その分周比Ｐ
は固定とされている。
回路の出力周波数ｆｏは、基準周波数ｆｃのＮ・Ｐ倍の
周波数となる。なお、プリスケーラ６は、一般に２進カ
ウンタあるいはスワローカウンタが用いられており、Ｖ
ＣＯ５の発振周波数が高く、分周器Ｂが直接分周するこ
とができない場合、あるいは分周は可能であっても高速
動作させるために分周器Ｂのコストが高くなってしまう
場合等に前記ループ内に挿入されており、その分周比Ｐ
は固定とされている。
【００１９】一方、分周器Ｂは一般にプログラマブルカ
ウンタからなる可変分周器とされており、その分周比Ｎ
を任意に設定することにより、前記（２）式で演算され
る所望の出力周波数ｆｃを得ることができる。この分周
比Ｎは一般に２進コードあるいはＢＣＤコードとして与
えられており、マニュアルで与えることができることは
もちろんのこと、マイクロプロセッサ等の演算装置から
供給することもできる。
ウンタからなる可変分周器とされており、その分周比Ｎ
を任意に設定することにより、前記（２）式で演算され
る所望の出力周波数ｆｃを得ることができる。この分周
比Ｎは一般に２進コードあるいはＢＣＤコードとして与
えられており、マニュアルで与えることができることは
もちろんのこと、マイクロプロセッサ等の演算装置から
供給することもできる。
【００２０】次に、ＡＴＴ８とバッファアンプ９の作用
を説明すると、ＡＴＴ８はＶＣＯ５の出力周波数信号の
レベルを減衰しているため、ＡＴＴ８の出力側のインピ
ーダンス変動の影響がＡＴＴ８の入力側に低減されて現
れるようになる。従って、ＶＣＯ５の負荷変動はＡＴＴ
８の減衰量に応じて低減されることになる。さらに、バ
ッファアンプ９はＡＴＴ８で減衰されたレベルを補償し
て必要なレベルまで増幅するために設けられているので
あるが、このためだけではなく、バッファアンプ９の逆
方向アイソレーション特性によりプリスケーラ６の入力
インピーダンスの変動の影響を、バッファアンプ９の入
力側において低減するために設けられている。
を説明すると、ＡＴＴ８はＶＣＯ５の出力周波数信号の
レベルを減衰しているため、ＡＴＴ８の出力側のインピ
ーダンス変動の影響がＡＴＴ８の入力側に低減されて現
れるようになる。従って、ＶＣＯ５の負荷変動はＡＴＴ
８の減衰量に応じて低減されることになる。さらに、バ
ッファアンプ９はＡＴＴ８で減衰されたレベルを補償し
て必要なレベルまで増幅するために設けられているので
あるが、このためだけではなく、バッファアンプ９の逆
方向アイソレーション特性によりプリスケーラ６の入力
インピーダンスの変動の影響を、バッファアンプ９の入
力側において低減するために設けられている。
【００２１】これにより、ＶＣＯ５の負荷変動はＡＴＴ
８の減衰量とバッファアンプ９の逆方向アイソレーショ
ンを加算した分だけ低減されるようになり、ＶＣＯ５の
出力周波数の振られ方が減少することになる。従って、
ＶＣＯ５出力すなわちＰＬＬシンセサイザ回路出力のス
プリアス成分のレベルを低減することができるようにな
る。
８の減衰量とバッファアンプ９の逆方向アイソレーショ
ンを加算した分だけ低減されるようになり、ＶＣＯ５の
出力周波数の振られ方が減少することになる。従って、
ＶＣＯ５出力すなわちＰＬＬシンセサイザ回路出力のス
プリアス成分のレベルを低減することができるようにな
る。
【００２２】なお、発振器１としては一般に周波数安定
度の良好な水晶発振器が用いられ、ＰＬＬシンセサイザ
回路の出力周波数の安定度を向上するようにしている。
さらに、アッテネータはＴ型、π型等の一般的な抵抗減
衰回路を使用することができ、バッファアンプとしては
入力インピーダンスが高く出力インピーダンスの低いア
ンプが好適である。
度の良好な水晶発振器が用いられ、ＰＬＬシンセサイザ
回路の出力周波数の安定度を向上するようにしている。
さらに、アッテネータはＴ型、π型等の一般的な抵抗減
衰回路を使用することができ、バッファアンプとしては
入力インピーダンスが高く出力インピーダンスの低いア
ンプが好適である。
【００２３】
【発明の効果】本発明は以上のように構成されているた
め、電圧制御発振器が受ける位相比較器の入力インピー
ダンスの変動の影響を低減することができ、電圧制御発
振器の負荷変動が減少するため、ＰＬＬシンセサイザ回
路から出力される周波数信号のスプリアス成分を低減す
ることができる。従って、受信系の隣接チャンネル妨害
特性を改善することができると共に、送信系の隣接チャ
ンネル漏洩電力等のスプリアス特性を改善することがで
きる。
め、電圧制御発振器が受ける位相比較器の入力インピー
ダンスの変動の影響を低減することができ、電圧制御発
振器の負荷変動が減少するため、ＰＬＬシンセサイザ回
路から出力される周波数信号のスプリアス成分を低減す
ることができる。従って、受信系の隣接チャンネル妨害
特性を改善することができると共に、送信系の隣接チャ
ンネル漏洩電力等のスプリアス特性を改善することがで
きる。
【図１】本発明のＰＬＬシンセサイザ回路の実施例の回
路構成を示す図である。
路構成を示す図である。
【図２】従来のＰＬＬシンセサイザ回路の回路構成を示
す図である。
す図である。
【符号の説明】 １ 発振器 ２ 分周器Ａ ３ 位相比較器 ４ ローパスフィルタ ５ 電圧制御発振器 ６ プリスケーラ ７ 分周器Ｂ ８ アッテネータ ９ バッファアンプ
Claims (2)
- 【請求項１】 電圧制御発振器と位相比較器とを少なく
とも備えるＰＬＬシンセサイザ回路において、 前記電圧制御発振器の出力を前記位相比較器にフィード
バックする経路内にアッテネータ回路およびバッファア
ンプを少なくとも設けるようにしたことを特徴とするＰ
ＬＬシンセサイザ回路。 - 【請求項２】 前記経路内にプリスケーラおよび／また
は分周器をさらに設けることを特徴とする請求項１記載
のＰＬＬシンセサイザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16074394A JP3715335B2 (ja) | 1994-06-21 | 1994-06-21 | Ｐｌｌシンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16074394A JP3715335B2 (ja) | 1994-06-21 | 1994-06-21 | Ｐｌｌシンセサイザ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088739A true JPH088739A (ja) | 1996-01-12 |
| JP3715335B2 JP3715335B2 (ja) | 2005-11-09 |
Family
ID=15721501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16074394A Expired - Fee Related JP3715335B2 (ja) | 1994-06-21 | 1994-06-21 | Ｐｌｌシンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3715335B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6750708B2 (en) | 2001-03-12 | 2004-06-15 | Alps Electric Co., Ltd. | Miniaturized buffer amplifier and electronic circuit unit using same |
| CN105406862A (zh) * | 2015-12-07 | 2016-03-16 | 扬州海科电子科技有限公司 | 一种低杂散宽带10～20GHz锁相环装置 |
| CN116886093A (zh) * | 2023-08-08 | 2023-10-13 | 深圳扬兴科技有限公司 | 一种压电实时时钟振荡器 |
-
1994
- 1994-06-21 JP JP16074394A patent/JP3715335B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN105406862A (zh) * | 2015-12-07 | 2016-03-16 | 扬州海科电子科技有限公司 | 一种低杂散宽带10～20GHz锁相环装置 |
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