KR860000270B1

KR860000270B1 - Pll 회로

Info

Publication number: KR860000270B1
Application number: KR1019800004539A
Authority: KR
Inventors: 쯔도무 사또오
Original assignee: 소니 가부시끼 가이샤; 이와마 가즈오
Priority date: 1980-11-27
Filing date: 1980-11-27
Publication date: 1986-03-22
Also published as: KR830004734A

Abstract

내용 없음.

Description

PLL 회로

제1도는 종래의 PLL 회로를 이용한 FM 라디오 수신기의 일예를 도시한 계통도.

제2도 및 제3도는 제1도의 동작설명에 제공하기 위한 특성도.

제4도는 본 발명의 한 실시예를 도시한 회로도.

제5도 및 제6도는 제4도의 동작설명에 제공하기 위한 특성도.

본 발명은 예를들어 디지탈 신세싸이저 방식의 라디오 수신기등에 이용하기에 적합한 PLL회로로 관한 것이다.

이러한 종류의 PLL회로는 입력 신호의 위상에 따르는 위상 동기회로로 하여 최근 여러 종류의 용도에 이용되고 있는 것으로, 제1도는 그 한예이다. 즉 제1도는 종래의 PLL회로를 라디오 수신기에 적용한 경우를 도시한 것으로, 여기서는 수신 주파수가 일본 및 미국의 FM 대역을 커버하는 76MHZ 내지 108MHZ의 광대역의 FM라디오 수신기를 예로 설명한다.

제1도에 있어서, (1)은 고주파 증폭회로이며, 안테나를 통하여 이 고주파 증폭회로(1)에 수신된 고주파신호는 혼합회로(2)에 공급되고, 여기서 국부 발진회로를 형성하는 PLL회로로 부터의 국부 발진 주파수에 의해 중간주파 신호로 주파수 변환된다. 예를 들면 하측 헤테로라인 방식을 고려하면 고주파 증폭회로(1)로 부터의 주파수 76MHZ 내지 108MHZ의 각 신호에 대하여 PLL 회로로 부터 주파수 65.3-97.3MHZ의 각 신호가 혼합회로(2)에 공급되고, 또 혼합회로(2)의 출력측에는 항상 10.7MHZ의 중간 주파 신호가 얻어진다.

그리고 이 중간 주파신호는 중간 주파 증폭회로(3)에서 증폭된 후 주파수 변별회로(4)에서 주파수 변별되어 진폭신호로 되고, 다시 저주파 증폭 회로(5)에서 증폭되어 스피커(6)로 부터 가청 주파 신호로서 방음된다.

PLL회로는 100KHZ의 기준신호를 발생하는 기준신호 발생기(10)와, 이 기준신호 발생기(10)의 주파수를 1/20로 분주하는 분주기(11)과, 후술하는 프로그램 가능한 분배기(12)로부터의 출력신호와 분주기(11)로 부터의 분주신호를 위상 비교하는 위상 비교회로(13)과, 이 위상비교회로(13)으로 부터의 위상 오차에 따른 출력신호로 부터 잡음성분이나 고주파 성분을 제거하고, PLL이 어떤 원인에 의해 록크로 부터 해제된 경우에도 유지회로로서 동작하고, 루우프를 안정화하는 저역 여파기(14)와 이 저역 여파기(14)의 출력신호를 증폭하는 직류 증폭회로(15)(생략해도 무방하다)와, 이 직류 증폭회로(15)의 출력신호 즉 비교오차 신호에 따라 그 발진 주파수가 제어되는 전압제어링 가변주파수 발진회로(이하 VCO라고 함)(16)과 이 VCO(16)의 발진 주파수를 여기서는 상기 분주기(11)의 분주비와 같은 값을 가지고 분주하는 프리스케일러(prescaler)(17)로 이루어져 있다.

저역 여파기(14)는 증폭기(18)와, 이 증폭기(18)의 입출력단 사이에 접속된 용량 C의 콘덴서(19) 및 저항값 R₂의 저항(20)과, 입력측에 설치된 저항값 R₁의 저항(21)로 구성되는 소위 RC 능동필터로 이루어져 있다.

또 프로그램 가능한 분배기(12)는, 분주한 수를 논리적으로 프로그램하고, 그 수에 따라서 입력 신호의 주파수를 분주하는 가변분주기이다. 이 프로그램 가능한 분배기(12)가 분주되지 않도록 된 고주파수의 입력 신호를 취급하는 경우, 제1도와 같이 프리 스케일러(17)을 그 전단에 설치하여, 미리 프로그램 가능한 분배기(12)는 미리 입력신호 주파수를 분주 가능한 주파수로 떨어뜨린다. 일반적으로 프로그램 가능한 분배기(12)의 사용 가능한 주파수의 한계는 수 MHZ이고, 여기서는 VCO(16)의 발진주파수 65.3-97.3MHZ를 프리스케일러(17)에서 1/20으로 분주하여 프로그램 가능한 분배기(12)의 입력 주파수를 3.265MHZ-4.865MHZ로 한다. 그래서 이 입력 주파수는 프로그램 가능한 분배기(12)에서 다시 분주기(11)로 부터의 분주신호와 같은 주파수 즉 5MHZ로 분주된다. 결국 그 입력주파수 3.265MHZ-4.865MHZ는 프로그램 가능한 분배기(12)에서 1/653-1/973로 분주된다.

여기서 루우프의 분주비 즉 VCO(16)의 발진기 주파수에 대한 위상 비고회로(13)의 귀환 입력 주파수의 분주비 N은, 프리스케일러(17)의 분주비와 프로그램 가능한 분배기(12)의 분주비의 적(積)으로 표시된다.

그러므로 이 경우 13060-19460(=20×653-20×973)으로 되어, 그 값은 크고, 또 그 최대 값과 최소값의 변화비도 약 1.5배로 크게 된다.

이 분주비 N의 값 및 그 변화비가 크면, 루우프의 지연시간의 영향 등에 의해 저역여파기(14)의 각 정수를 설정하는 것이 어려울 뿐만 아니라, 그 설정 범위가 제한되는 불편이 있다.

그러므로, 휴대용 라디오 수신기와 같이, 기계적 진동을 받을 기회가 많은 용도에 이러한 PLL회로를 이용하는 경우, 루우프의 댐핑(damping)계수 ε는 그 적정값의 범위에서 비교적 큰 쪽으로 설정되는 것이 통상이다. 이 댐핑 계수 ε는 루우프의 과도 응답 특성을 좌우하는 파라메터로, 다음 식에 의해 결정된다.

여기서, τ₁,τ₂는 저역여파기(14)의 시정수로서, τ₁₌R₁C, τ₂₌R₂C, K는 루우프 이득, 즉 위상 비교회로(13)의 변환이득, 증폭기(18)의 이득, 직류증폭회로(15)의 전압이득 및 VCO(16)의 전압주파수 변환 이득의 적(積)이다. 여기에서 R₁은 저항기(21)의 저항치, R₂는 저항기(20)의 저항치, C는 콘덴서(19)의 용량이다.

일반적으로 PLL회로는, 댐핑 계수 ε가 ε=0일 때는 자연주파수(루우프를 지속 진동시킨 것으로 가정한 경우의 진동각 주파수)로 지속진동, 0＜ε＜1일 때는 감쇄 진동된다. 그래서 ε=1일 때를 임계 계동의 상태라고 하고, 이 이상으로 되면 진동하지 않고 다만 감쇠할 분이다.

그러므로 PLL회로는 댐핑 계수 ε가 적정값보다 크면 위상 록크하지 않고, 적으면 상술한 바와같이 외부로 부터의 진동이나 잡음의 영향을 받게 되므로, 그 댐핑계수 ε으로서는 소정범위로 일정하게 되는 것이 바람직하다. 그 적정값은 분주비에 의해서 통상 0.6-0.8 값으로 설정된다.

그러므로 종래의 PLL회로의 경우, 그 댐핑계수 ε는 제2도에 도시한 바와 같이 분주비 N값의 1/2승에 반비례하여 변화한다. 그러므로 예를들면 상술한 바와같이 분주비 N의 변화비가 1.5배로 큰 경우에, 단순하게 저역여파기(14)의 시정수 τ₁,τ₂를 고정적으로 설정하면 상기 식으로 표시되는 댐핑계수 ε는 분주비 N이 커짐에 따라 감소하고, 위상 록크가 해제되어 외부로 부터의 진동이나 잡음의 영향을 받게 된다.

또 분주비 N의 값이 예를 들면 상술한 바와 같이 13060-19460으로 크면 루우프의 지연에 의해 댐핑계수 ε의 적정값의 범위가 좁아지게 되는 설정범위가 제한되고, 상술한 바와 같이 위상록크의 해제 등의 문제가 생기게 된다.

또 분주비 N의 변화비가 큰 경우, 그 분주기에 의해 생기는 위상 지연에 의해 저역 여파기(14)의 주파수 특성이 좁게 되므로, 그 특성을 변화시킬 필요가 있으나, 종래의 저역 여파기(14)의 주파수 특성은 제3도에 도시한 바와 같이, 고정된 시정수 τ₁,τ₂로 결정되므로, 분주비 N의 값에 따라 주파수 특성을 변화시킬 수 없기 때문에 루우프의 응답 속도는 전체적으로 나빠지게 된다.

본 발명은 이러한 점에 감안하여 된것으로, 구성이 간단하여 루우프의 댐핑계수를 소정범위로 일정하게 하고, PLL의 모든 특성을 향상시킬 수 있는 PLL회로를 제공하는 것이다.

이하 본 발명의 한 실시예를 제4도 내지 제6도를 참조하여 설명하겠다.

본 발명은 PLL회로의 회로구성 중 저역 여파기를 개선하므로써 후술하는 바와같이 현저한 효과를 얻을 수가 있다. 그러므로 본 실시예의 회로구성을 도시한 제4도에서는 관련된 저역여파기(30)의 회로 구성만을 기재하고, 다른 것은 생략하겠다.

제4도에 있어서 (31)은 위상 비교회로(13)(제1도)로 부터의 출력신호가 인가되는 입력 단자이고, 이 입력단자(31)는 저항(32)을 통하여 증폭기(33)의 입력단자에 접속되고 증폭기(33)의 출력단자는 출력단자(34)에 접속된다. 출력 단자(34)로 부터 저역 여파기(30)의 출력신호가 직류 증폭회로(15)(제1도)에 공급된다.

또 증폭기(33)의 입력단자 사이에는 직력접속된 콘덴서(35) 및 저항기(36)가 접속된다.

다시 저항기(36)의 양단에는 직렬 접속의 트랜지스터(37) 및 저항기(38)이 병렬 접속되고, 트랜지스터(37)은 +B 전원과 어스 사이에 접속된 바이어스용 저항기(39) 및 (40)에 의해 그 베이스에 바이어스 전압이 공급된다. 또 증폭기(33)에도 +B전원으로 부터 전원이 공급되고 있다.

다음에 이 회로의 동작을 설명한다. 지금 증폭기(33)의 출력전압을 V₀, 트랜지스터(37)의 베이스 전압을 V_B로 하면, V₀및V_B(이는 분주비 N이 클 경우로 즉 VCO(16)의 주파수가 높고 제어전압이 높아진다)일 때는 트랜지스터(37)은 오프 상태로 있고, 저역 여파기(30)의 시정수 τ₁은 τ₁=R₁C로 되고τ₂는 τ₂₁=R₂₁C인 큰 시정수로 된다. 여기서 R₁, R₂₁은 각각 저항(32),(36)의 값, C는 콘덴서(35)의 값이다.

한편 V₀＜V_B(이는 분주비 N이 작은 경우로, 즉 VCO(16)의 주파수가 낮고 제어전압이 낮아진다)일 때는 트랜지스터(37)은 온 상태로 되므로, τ₁은 변하지 않아도 τ₂는 τ₂₂=R₂₁/R₂₂C인 작은 시정수로 된다.

여기서 R₂₂는 저항(38)의 값과 트랜지스터(37)의 출력임피던스의 합성값이다. 그러므로 트랜지스터(37)은 스위칭 소자보다는 오히려 가변 임피던스 소자로서 동작한다.

제5도는 저역여파기(30)을 이용한 경우의 PLL의 댐핑 계수 ε대 분주비 N의 관계를 도시한 것으로, 제5도에 있어서, 파선 a 및 b는 각각 R₂₁및 R₂₁/R₂₂에 의한 특성이며, 실선 C는 이들을 합성한 특성이다.

이 제5도로 부터 출력전압 V₀에 따라 τ₂를 변화시키으로써, 상술한

식에 있어서, 분주비 N이 증가함에 따라 τ₂도 증가하기 때문에 분주비 N의 변화에는 구속되지 않고, 댐핑계수 ε을 소정의 범위 내에의 적정값 예를 들면

값으로 일정하게 될 수 있다는 것이 이해된다.

제6도는 저역여파기(30)의 주파수 특성을 도시한 것으로, 시정수 τ₁에 의존하는 영역으로 부터 6db/oct의 경사를 갖고 낙하하여 그 후 일정하게 되는 시정수 τ₂에 의존하는 영역은 τ₂를 변화시키므로써 가변될 수가 있다. 결국 분주비 N이 클 때는 주파수 특성을 넓게 하고 작을 때는 주파수 특성을 좁게 하도록 동작한다.

상술한 바와 같이 본 발명에 의하면, 저역 여파기의 시정수를 VCO제어 전압에 따라 절환하여 PLL의 댐핑계수를 일정범위로 되도록 하므로서, 댐핑계수의 변화를 작게할 수가 있고, 또 루우프의 분주비의 값과 그 변화비가 커도 위상록크가 해제되고, 외부로 부터의 진동 및 잡음의 영향을 받지 않게되며, 분주비의 값에 따라 저역여파기의 주파수 특성을 자동적으로 절환할 수가 있으므로, 루우프의 위상 지연이 생기지 않고, 매우 응답속도가 빠른 PLL로 할 수가 있다.

또 댐핑 계수의 변화 범위가 작기 때문에, 저역여파기의 정수 설정의 자유도를 크게할 수가 있다.

다시 시정수의 절환신호로서 특별한 것을 필요로 하지 않고, VCO제어전압 그것을 사용하므로, 절환검출회로 등 특별한 회로를 설치할 필요가 없고 회로구성이 간단하게 된다.

또 VCO 제어전압 그것을 절환신호로 사용하므로, 외부 요인의 영향이 적다. 결국 최종적으로 필요한 VCO제어전압을 절환하는 점(전압값)의 변동이 작게된다.

또 바이어스용 저항(39)(40)의 값에 의해 절환신호 즉 트랜지스터(37)의 베이스 전압 V_B를 임의로 선정할 수가 있다.

Claims

가변 주파수 발진회로와, 상기 가변 주파수 발진회로의 출력신호와 기준신호를 위상 비교하는 위상비교 회로와, 상기 위상 비교회로의 오차 신호를 상기 가변주파수 발진회로에 공급하는 저역여파기로 이루어져 있으며, 상기 오차 신호에 따라서 상기 가변 주파수 발진회로의 발진주파수가 제어되는 PLL회로에 있어서, 상기 저역 여파기를 상기 위상비교회로의 출력에 일단이 접속되는 제1저항(32)과, 상기 제1저항의 타단에 입력단자가 접속되는 증폭기(33)와, 상기 증폭기의 출력단자와 입력단자 사이에 각각 직렬 접속되는 제2저항(36) 및 콘덴서(35)와, 상기 제2저항에 병렬 접속되는 스위칭소자(37)등으로 구성시킨 것을 특징으로 하는 PLL회로.