JPH0318122A - 位相差検出回路 - Google Patents

位相差検出回路

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JPH0318122A
JPH0318122A JP1152901A JP15290189A JPH0318122A JP H0318122 A JPH0318122 A JP H0318122A JP 1152901 A JP1152901 A JP 1152901A JP 15290189 A JP15290189 A JP 15290189A JP H0318122 A JPH0318122 A JP H0318122A
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flop
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真一 関根
Fumitaka Asami
文孝 浅見
Yukinori Uezono
上薗　幸典
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 （第７図） 課題を解決するための手段 作用 実施例 本発明の一実施例　　　　　（第１〜６図）発明の効果 〔概要］ ＰＬＬ周波数シンセサイザ等に使用される位相差検出回
路に関し、 ＰＬＬ各動作開始時の出力信号周波数の変動を最小にす
ることができ、かつ同期完了までの時間を大幅に短縮す
ることが可能な位相差検出回路を提供することを目的と
し、 周波数の異なる２つの信号が入力され、該信号の論理レ
ベルを保持する保持手段と、保持手段に保持された２つ
の信号が所定範囲内で一緒に立ち上がり又は立ち下がり
変化したとき、位相差がないことを知らせる信号を出力
する信号出力手段を備えたことを特徴とするように構戒
する。
〔産業上の利用分野〕
本発明は、位相差検出回路に係り、例えば、ＰＬＬ周波
数シンセサイザ等に使用される位相差検出回路に関する
。
Ｐ　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ：
位相同期ループ）は入力信号に対して位相と周波数が同
期した信号を発生する回路で、モータの回転数制御（例
えば、オーディオ用プレーヤ）や周波数シンセサイザな
どに広く用いられている。すなわち、発振周波数の安定
度がよく、しかも周波数を可変にしたい用途にはＰＬＬ
によるシンセサイザ方式の発振回路が適しており、例え
ばＦＭ送信機にも使われる。
近年、ＰＬＬの応用分野の拡大にともなってＰＬＬに関
する様々な特性の向上が要求されており、例えばロック
アップタイムの短縮、ＰＬＬの安定度の向上が要求され
ている。このＰＬＬを用いた周波数シンセサイザの中に
は、回路全体の消費電力を抑えるため、回路が停止し低
消費電力状態になるスタンバイモードと回路が動作状態
にある動作モードの２つのモードによりＰＬＬを間欠動
作させるものが知られている。
この間欠動作型ＰＬＬ周波数シンセサイザでは、動作停
止の方法として、■ＰＬＬ内の電圧制御発振器（ＶＣ○
：　Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉ
ｌａｔｏｒ）以外の回路の電源を切り、ＶＣ○の入力制
御電圧は低減フィルタの時定数で保持し、■ＣＯの出力
発振周波数をＰＬＬのロック時の周波数に近似させた周
波数にしておく方法、■ｖＣＯも含めてＰＬＬ全回路の
電源電圧を切る方法（従って、この場合は■ＣＯは発振
していない）の何れかを採用している。動作停止方法と
して上記何れの方法を用いたとしても電源を再投入して
ＰＬＬの動作を再開する時には、■ＣＯの出力発振周波
数が大きく変動しないことが必要とされる。
［従来の技術］ 従来のこの種のＰＬＬ周波数シンセサイザとしては、例
えば第７図に示すようなものがある。この図において、
基準発振器１は安定な水晶発振回路により構威され原発
振信号Ｘｉｎを発生し、基準分周器２は原発振信号Ｘｉ
ｎから順次分周して１／Ｒ倍に分周された基準周波数を
有する基準信号ｆｒをつくる。位相比較器３はロジック
による位相検波回路であり、後述する■Ｃ○７からの出
力ｆｉｎを比較分周器４で分周した１／Ｎ倍の比較周波
数を有する変化信号ｆｖと前記基準信号ｆｒとについて
、これらの周波数並びに位相を比較し、その差に応じて
比較出力Ｅｕ，Ｅｏを出力する．ここに、ｆｒおよびｆ
ｖについて周波数又は位相差がｆｒ＞ｆｖ（ｆｒが進み
か周波数が高い）のときＥｕがその位相差に相当する時
間だけ（Ｌ）レベルとなり、このときＥＤ＝［Ｈ）のま
まである。一方、ｆｖ＞ｆｒ（ｆｖが進みか周波数が高
い）のときＥｏがその位相差に相当す時間だけ（Ｌ）レ
ベルとなり、このときＥｕ＝　（Ｈ）のままである．こ
れに対して、ｒｒとｆｖの位相が一致したときＥｕおよ
びＥ．は共に（Ｈ）レベルとなる。チャージボンプ５は
、例えばＰ，ＮチャネルのＭＯＳトランジスタとインバ
ータからなり、比較出力Ｅｕ　、ＥＤに基づきｆ　ｒ＝
ｆ　ｖでＥ．＝Ｅ．（Ｈ）のときハイインピーダンスと
なる信号を出力し、その他のときはｆ　ｒ＞ｆ　ｖ又は
ｆｒ＜『Ｖにより〔Ｈ〕・又は（Ｌ）となる信号を出力
する。すなわち、ｆｒとｆｖについての位相の遅れ、進
みに対応してそれぞれＥＬＩ，ＥＤが位相差分の時間だ
け（Ｌ）となり、チャージポンプ５の各ＭＯＳ｝ランジ
スタをそれぞれＯＮさせてその出力ラインに電流を流し
込んだり流し出したりし、このような機能により、この
チャージボンプ５に連なるＬＰＦ６の出力ではｆｒ，ｆ
ｖの位相差による直流的誤差電圧を検出する。ＶＣＯ７
は制御電圧によって発振周波数が変化するもので、ｖＣ
Ｏ７の位相、すなわち、ｆｖの位相がｆｒより進んでい
るとその発振周波数を下げて位相を遅らせ、またその反
対であれば発振周波数を上げて位相を進め、その出力信
号をＰＬＬの出力信号として比較分周器４に帰還させる
。
このような構或のＰＬＬにおいて、ＶＣＯ７からは基準
信号ｆｒに位相同期した、周波数ｆｖｃｏ　Ｃ＝Ｎ−　
ｆ　ｒ）の信号がＶＣＯ７の出力端子へ取り出される。
したがって、比較分周器４を例えばプログラマブルカウ
ンタで構威し、その分周比Ｎを外部制御信号によって任
意の値に可変することにより、出力端子に所望の周波数
の信号を取り出すことができる。
〔発明が解決しようとする課題〕
しかしながら、このような従来のスタンバイモードと動
作モードの２つのモードによる間欠動作機能を持った位
相差検出回路にあっては、一定期間毎に動作と動作休止
とを交互に繰り返す間欠動作を行った場合、スタンバイ
モードから動作モードへ切り換わった時点で、何らかの
方法で基準信号ｆｒと比較信号ｆｖとを同一周波数にし
たとしても、両信号の相対的な位相関係が不定であった
。
すなわち、単にモードを切り換えただけでは基準分周器
２および比較分周器４を構或する各フリップフロップの
レベルは不定であるのでどの時点でｆｒ，ｆｖが出力さ
れるのかわからない。
そのため、位相比較器３に供給されるｆｒとｆｖとの位
相差が大きくなっている状態で動作が再開された場合に
は位相比較器３より過大な誤差信号が出力されることが
あり、この場合にはｆｒおよび［ｖの位相差をなくすよ
うにＰＬＬが動作するために、ＶＣＯ７の出力発振周波
数ｆｖｃｏが動作再開直後大きく変化し、同期状態にロ
ックするまでのロックアップタイムが遅くなってしまう
という市題点があった。
そこで、本発明は、例えばＰＬＬ周波数シンセサイザ等
に用いられ、ＰＬＬ各動作開始時の出力信号周波数の変
動を最小にするこができ、かつ同期完了までの時間を大
幅に短縮することが可能な位相差検出回路を提供するこ
とを目的としている。
〔課題を解決するための手段〕
本発明による位相差検出回路は上記目的達或のため、周
波数の異なる２つの信号が入力され、該信号の論理レベ
ルを保持する保持手段と、保持手段に保持された２つの
信号が所定範囲内で一緒に立ち上がり又は立ち下がり変
化したとき、位相差かないことを知らせる信号を出力す
る信号出力手段とを備えている。
また、周波数の異なる２つの信号のうち、第１周波数を
有する信号がデータ入力端子に入力され、第２周波数を
有する信号がクロック端子に入力される第１フリップフ
ロップと、前記第２周波数を有する信号に所定の遅延を
与える遅延手段と、前記第１周波数を有する信号がデー
タ入力端子に入力され、前記遅延手段の出力がクロック
端子に入力される第２フリップフロップと、前記第１周
波数を有する信号、前記第１フリップフロップの出力お
よび前記第２フリップフロップの出力が入力され、これ
ら信号の論理をとる論理手段と、を備え、前記第１フリ
ップフロップの出力および前記第２フリップフロップの
出力が所定範囲内で一緒に立ち上がり又は立ち下がり変
化したとき、前記論理手段により位相差がないことを知
らせる信号を出力するようにしている。
〔作用］ 本発明では、周波数の異なる２つの信号が入力され、２
つの信号が指定された所定範囲内で一緒に立ち上がり又
は立ち下がり変化したとき、位相差がないことを知らせ
る信号が出力される。
したがって、例えば間欠動作ＰＬＬ　　ＩＣに適用すれ
ば位相差のない基準信号ｆｒおよび比較信号ｆｖを極め
て短時間に与えることができ、ロックアップタイムが格
段に短縮される。
〔実施例〕
以下、本発明を図面に基づいて説明する。
第１〜６図は本発明に係る位相差検出回路の一実施例を
示す図であり、第１図は位相差検出回路の回路構或図、
第２図は位相差検出回路をＰＬＬ周波数シンセサイザに
適用した場合の全体構戒図である。
まず、構戒を説明する。第１図において、１ｌは位相差
検出回路であり、位相差検出回路１１は周波数の異なる
２つの信号ＩＮＡ（第１周波数を有する信号）、ＩＮＢ
（第２周波数を有する信号）の位相差を検出する位相差
検出部１２と、位相差検出部１２の出力をラッチし位相
差検出回路１１の出力ＯＵＴとして外部に出力するラッ
チ部１３とにより構威される。位相差検出部ｌ２は、第
１のＤフリップフロップ（ＤＦＦＩ）１４、第２のＤフ
リップフロップ（ＤＦＦ２）１５、インバータ１６、１
７からなる遅延回路（遅延手段）ｌ８および３人力ＮＡ
ＮＤゲート（論理手段）ｌ９により構威され、フリップ
フロップ１４およびフリップフロップｌ５の各データ（
Ｄ）端子には後述するＩＮＢと互いに周波数の異なる信
号ＩＮＡが入力されるとともに、フリップフロップ１４
のクロック（ＣＫ）端子にはＩＮＡと周波数の異なる信
号ＩＮＢが入力され、フリップフロップｌ５のクロック
（ＣＫ）端子には遅延回路１８によってＩＮＢに所定の
時間差ΔＬを与えた出力ＩＮＣが入力される。フリップ
フロップｌ４およびフリップフロップ１５のリセット端
子にはリセット信号ＲＥＳが入力される。フリップフロ
ツプ１４の出力ＸＱ１、フリップフロップ１５の出力Ｑ
２および第１周波数を有する信号ＩＮＡは３人力ＮＡＮ
Ｄゲー｝１９の入力端子に接続され、３人力ＮＡＮＤゲ
ート１９の出力Ｘはランチ部１３に出力される。ラッチ
部１３は、たすき掛けされたＮＡＮＤゲート２０、２１
およびインバータ２２により構成され、ＮＡＮＤゲート
２０の一方の入力端子には３人力ＮＡＮＤゲート１９の
出力Ｘが人力され、ＮＡＮＤゲート２ｌの一方の入力端
子にはリセソト信号ＲＥＳが人力される。したがって、
フリップフロップ１４およびフリフプフロップ１５には
同じデータＩＮＡが入り、フリフプフロップ１５のクロ
ックはフリップフロップｌ４のクロフクに対して遅延回
路１８による時間差Δｔだけ遅れて入るように構戒され
ている。
第２図は位相差検出回路ｌ１をＰＬＬ周波数シンセサイ
ザに適用した例であり、第７図に示した従来例と同一構
成部分には同一番号を付して重複説明を省略する。第２
図において、３ｌはＰＬＬ　　ＩＣ回路であり、ＰＬＬ
　　ＩＣ回路３１は第１図の■ＮＡに相当する信号○Ｓ
Ｃ．．およびＲＥＳに相当する信号ＰＳが人力されるＡ
ＮＤゲート３２と、■ＮＢに相当する信号ｆｌＮおよび
ＰＳが入力されるＡＮＤゲート３３と、ＡＮＤゲート３
２の出力が人力される基準分周器２と、ＡＮＤゲート３
３の出力が入力される比較分周器４と、ＡＮＤゲート３
２、３３の出力およびＰＳが入力され、ＯＳＣ＋ｓとｒ
＋Ｎとの位相差を検出し前記出力ＯＵＴに相当する信号
Ｐｓｉを基準分周器２および比較分周器４に出力する位
相差検出回路１．１と、基準分周器２の出力ｆｒ、比較
分周器４の出力ｆｖおよびｐｓが人力される位相比較器
３と、チャージポンプ５と、により構威され、チャージ
ボンプ５からはＰＬＬ　　ＩＣ回路３１出力ＤＯが出力
される。
次に、作用を説明する。
第３、４図は位相差検出回路１１の動作タイくングを示
す図であり、第３図はＩＮＡとＩＮＢの時間差ｔ１がΔ
ｔより大きい場合、第４図はＩＮＡとＩＮＢの時間差ｔ
２がΔｔ以下の場合の各部の波形を示している。ここで
、ＩＮＡとＩＮＢは、互いに周波数が等しくなく、かつ
同期関係にない、ある一定周波数の信号とする。このよ
うな条件で、ＲＥＳを解除してＩＮＡ（！：ｌＮＢを入
力していくと、２つの信号の関係が第３図または第４図
に示すような状態となる。
第３図では、ＩＮＡとＩＮＢの時間差ｔｌがΔｔ以上あ
るためＸＱＩは“Ｈ″をＱ２は”Ｌ″を出力するのでＯ
ＵＴは“Ｌ”のままである。
これに対し、第４図のようにＩＮＢの立ち上がりがＩＮ
Ａの立ち上がりよりも早く、かつＩＮＡとＩＮＢの時間
差ｔ２がΔｔ以内のときは、ＤＦＦ１がＩＮＡの立ち上
がり前の状態を読み込むのでＸＱＩは“Ｈ″となり、Ｄ
ＦＦ２はＩＮＡの立ち上がり後の状態を読み込むのでＱ
２は“Ｈ”となって、この時［ＮＡが″Ｈ″であるから
Ｘが１Ｌ”となり、ＯＵＴが“Ｌ″になる。このように
して、ＩＮＡとＩＮＢの位相差がΔｔ以内の状態を検出
している。ここで、Δｔは遅延回路１８のインバータ１
６、１７を増減させることにより容易に変えることがで
きる。このΔｔは入力される信号ＩＮＡ、ＩＮＢの周波
数に応じて立ち上がり又は立ち下がり変化がより速く一
致するように最適のものが設定される。例えば、周波数
の関係でＩＮＡ，ＩＮＢがうまく合わない場合にはΔｔ
を大きめのものに設定するようにする。また、本位相差
検出回路は、一度ＩＮＡとｆＮＢが一緒に立ち上がる状
態を検出して、ＯＵＴが変化すると、２回目以降の立ち
上がりの検出は、回路をリセット（Ｒ　Ｅ　ＳをＬレベ
ルにする）する必要があるため、第１図に示すようにＤ
ＦＦ　１、ＤＦＦ２およびラッチ部１３にリセット信号
ＲＥＳを入力している。
本実施例では、ＤＦＦ　１の出力ＸＱＩおよびＤＦＦ２
の出力Ｑ２に加え、ＩＮＡを３人力ＮＡＮＤゲート１９
に接続しているがこれは次のような理由による。すなわ
ち、ＩＮＡを接続せずに、ＸＱＩＳＱ２のみを接続した
だけでは、第５図のＡに示すように木来ＩＮＡとｒＮＢ
で位相差を生じているにも拘らず、ＸがＬレベルとなり
、Ｂで変わるべきＯＵＴが変化してしまう。これは、Ｑ
２が同図中［ａｌでＨレベルに、ＡでＸＱＩがＨレベル
に、Ｑ２がＬレベルにそれぞれ変化する際、Ｑ２の方が
Δｔだけ遅いためにＸがＬレベルに変化してしまうこと
による。そこで、本実施例ではこの誤動作をなくすため
にＩＮＡを入力し、上記不具合を解消している。
第６図は位相差検出回路１１をＰＬＬ　　ＩＣ回路３ｌ
に通用した場合の各部の動作タイミング図である。この
図において、いま、ＰＬＬ　　ＩＣ回路３１がスタンバ
イモード（ｐｓ＝“Ｌ”）にあるとする。この状態では
、各カウンタはリセントされ、チャージポンプ５出力は
高インピーダンス状態となる。したがって、ＬＰＦのＣ
Ｒ時定数によりロック時の電圧が保持されているため外
部ｖＣＯは、理想的にはロック時の周波数ｆｌＮで発振
することになるが、実際には、リークにより多少変化し
ている。
モード状態が動作モードに切り換わると各入力ゲートが
開き、外部ＴＣＸＯの発振出力がＯＳＣＩエより、また
、ＶＣＯの発振出力がｆｉｎより入力され、位相差検出
回路１ｌに入る。そして、前述したように２つの信号の
立ち上がりが第４図の関係になるとＰＳ１が出力される
。この瞬間に双方のカウンタを動作させて、ｆｒ，ｆｖ
を強制的に出力させて位相比較器３へ入力すれば、誤差
信号は、ほとんど小さくなりロックアップタイムを大幅
に早めることができる。
このように、本実施例では周波数の異なる２つの信号が
指定された範囲内で一緒に立ち上がり、又は、立ち下が
る変化状態を検出し、この瞬間に基準分周器２および比
較分周器４のカウンタを動作させるようにしている。し
たがって、本発明に係る位相差検出回路ｌ１を例えば間
欠動作ＰＬＬＩＣに使用することにより位相差のない基
準信号ｆｒおよび比較信号ｆｖを極めて短時間に与える
ことができ、誤差信号を大幅に小さくしてロソクアソプ
タイムを格段に短縮することが可能になりＰＬＬシンセ
サイザの特性向上に寄与するところが大きい． 〔発明の効果〕 本発明によれば、ＰＬＬ各動作開一始時の出力信号周波
数の変動を最小にすることができ、かつ同期完了までの
時間を大幅に短縮することができる。
【図面の簡単な説明】
第１〜６図は本発明に係る位相差検出回路の一実施例を
示す図であり、 第１図はその位相差検出回路ｌ１の回路図、第２図はそ
のＰＬＬ　　ＩＣ回路３１の全体構威図、第３、４図は
位相差検出回路１１の動作タイミング波形図、 第５図はそのＩＮＡを３人力ＮＡＮＤゲート１９に接続
する理由を説明するための動作タイミング波形図、 第６図はそのＰＬＬ　　ＩＣ回路３１の動作タイミング
波形図、 第７図は従来のＰＬＬ周波数シンセサイザの全体構成図
である。 ■・・・・・・基準発振器、 ２・・・・・・基準分周器、 ３・・・・・・位相比較器、 ４・・・・・・比較分周器、 ５・・・・・・チャージポンプ、 ６・・・・・・ＬＰＦ， ７・・・・・・ＶＣ○、 １１・・・・・・位相差検出回路、 １２・・・・・・位相差検出部、 １３・・・・・・ランチ部、 ｌ６、１７・・・・・・インバータ、 １日・・・・・・遅延回路（遅延手段）、１９・・・・
・・３人力ＮＡＮＤゲート２０、２１・・・・・・ＮＡ
ＮＤゲート、２２・・・・・・インバータ、 ３１・・・・・・ＰＬＬ　　ＩＣ回路、３２、３３・・
・・・・ＡＮＤゲート、ＩＮＡ・・・・・・第１周波数
を有する信号、ＩＮＢ・・・・・・第２周波数を有する
信号。 （信号出力手段、論理手段） ＜　　の　　Ｕ　　一 Ｚ　　　Ｚ　　　Ｚ　　　Ｇ　　　Ｎ 一−−ＸＣＩ × １ Ｘ ０ × ○

Claims (2)

    【特許請求の範囲】
  1. （１）周波数の異なる２つの信号が入力され、該信号の
    論理レベルを保持する保持手段と、 保持手段に保持された２つの信号が所定範囲内で一緒に
    立ち上がり又は立ち下がり変化したとき、位相差がない
    ことを知らせる信号を出力する信号出力手段と、 を備えたことを特徴とする位相差検出回路。
  2. （２）周波数の異なる２つの信号のうち、第１周波数を
    有する信号がデータ入力端子に入力され、第２周波数を
    有する信号がクロック端子に入力される第１フリップフ
    ロップと、前記第２周波数を有する信号に所定の遅延を
    与える遅延手段と、 前記第１周波数を有する信号がデータ入力端子に入力さ
    れ、前記遅延手段の出力がクロック端子に入力される第
    ２フリップフロップと、前記第１周波数を有する信号、
    前記第１フリップフロップの出力および前記第２フリッ
    プフロップの出力が入力され、これら信号の論理をとる
    論理手段と、を備え、 前記第１フリップフロップの出力および前記第２フリッ
    プフロップの出力が所定範囲内で一緒に立ち上がり又は
    立ち下がり変化したとき、前記論理手段により位相差が
    ないことを知らせる信号を出力するようにしたことを特
    徴とする位相差検出回路。
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