JPH03222520A - Ｐｌｌ用半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、Ｐ　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ
　Ｌｏｏｐ）回路の一部を構成するもので、プログラマ
ブルディバイダによって外部入力信号を分周した第１の
分周信号を生成し、基準信号ディバイダによって基準信
号を分周した第２の分周信号を生成し、位相比較器によ
って第１の分周信号と第２の分周信号との位相差信号を
生成し、位相差が所定範囲内となったときにはロック検
出回路によってロック検出信号を生成するように構成さ
れたＰＬＬ用半導体集積回路に係り、特には、この集積
回路の動作テストのために第１の分周信号および第２の
分周信号を直接外部に取り出してテスト回路に導くこと
ができるように構成したＰＬＬ用半導体集積回路に関す
る。

〈従来の技術〉 第２図は従来のＰＬＬ用半導体集積回路を示すブロック
構成図である。

この図における符号（Ｐｌ）〜（ｐＨ）は、ＰＬＬ用半
導体集積回路を構成する外部端子である。外部入力信号
入力端子（ＰＩ）はプログラマブルディバイダ（１）の
入力端子に、イネーブル端子（Ｐ２）はシフトレジスタ
（２）およびデータラッチ回路（３）の制御入力端子に
、クロック入力端子（Ｐ３）およびデータ入力端子（Ｐ
４）はともにシフトレジスタ（２）の入力端子に接続さ
れている。そして、シフトレジスタ（２）の出力端子は
データラッチ回路（３）の入力端子に、データラッチ回
路（３）の出力端子はプログラマブルディバイダ（１）
のデータ入力端子にそれぞれ接続されている。水晶振動
子接続端子（Ｐ５）（Ｐ６）はともに基準信号発振回路
（４）の入力端子に接続され、基準信号発振回路（４）
の出力端子は基準信号ディバイダ（５）の入力端子に接
続されている。また、プログラマプルディバイダ（１）
および基準信号ディバイダ（５）の出力端子は、ともに
位相比較器（６）および選択回路（８）の入力端子にそ
れぞれ接続されている。さらに、位相比較信号出力端子
（Ｐｌ）は位相比較器（６）の出力端子に、ロック検出
出力端子（Ｐ８）はロック検出回路（７）の出力端子に
それぞれ接続される一方、ロック検出回路（７）の入力
端子は位相比較器（６）の出力端子に接続されている。

また、テスト用のプログラマブルディバイダ出力端子（
Ｐ９）およびテスト用の基準信号ディバイダ出力端子（
ＰＩＯ）はともに選択回路（８）の出力端子に、選択回
路制御１端子（ｐＨ）は位相比較器（６）および選択回
路（８）の制御入力端子にそれぞれ接続されている。な
お、図中の符号（９）は水晶振動子、（１０）　、’　
　（１１）はコンデンサを示している。

次に動作について説明する。

イネーブル端子（Ｐ２）に対する入力が、例えば、“Ｈ
”レベルのときには、クロック入力端子（Ｐ３）より入
力されているクロック信号の立ち上がりに応答して、デ
ータ入力端子（Ｐ４）からシフトレジスタ（２）に分周
比設定データ（Ｄｌ）が読み込まれ、さらに、その分周
比設定データ（Ｄｌ）がデータラッチ回路（３）に転送
されてラッチされる。そして、イネーブル端子（Ｐ２）
に対する入力が“Ｈ”レベルから“Ｌ”レベルに立ち下
がるときの立ち下がりエツジが転送信号となって、デー
タラッチ回路（３）にラッチされていた分周比設定デー
タ（Ｄｌ）はプログラマブルディバイダ（１）に転送さ
れ、プログラマブルディバイダ（１）の分周比が設定さ
れる。

そこで、外部入力信号入力端子（Ｐｌ）からプログラマ
ブルディバイダ（１）に入力された外部入力信号（ＳＩ
Ｎ）は、上記のようにして設定された分周比に従って分
周されたうえ、第１の分周信号（Ｓｎ＋）として位相比
較器（６）および選択回路（８）に出力される。

一方、基準信号発振回路（４）は、コンデンサ（１０）
　、　　（１１）の静電容量に従って発振する水晶振動
子（９）の発振信号を入力して一定周期の基準信号（Ｓ
ＲＥＦ）を発生し、その基準信号（Ｓ□Ｆ）を５ｐ信号
ディバイダ（５）に出力する。そして、基準信号ディバ
イダ（５）に入力された基準信号（ＳＩＩＥＦ　）は、
基準信号デイバイダ（５）に設定されている所定の分周
比に従って分周され、第２の分周信号（Ｓｏｚ）として
位相比較器（６）および選択回路（８）に出力される。

選択回路制御端子（ｐＨ）に対する入力が通常動作指令
信号（例えば、“Ｌ”レベル）であるときは、位相比較
器（６）がアクティブとなり、選択回路（８）がインア
クティブとなる。そして、位相比較器（６）は、入力し
た第１の分周信号（ＳＤＩ）と第２の分周信号（３１１
２）とを比較し、その位相差信号（Ｓ　ｐＨ）が位相比
較信号出力端子（Ｐ７）から図示しないローパスフィル
タを介してＶＣＯ＜電圧制御発振器）に出力される。Ｖ
ＣＯの発振出力は基準信号発振回路（４）にフィードバ
ックされ、第１の分周信号（ｓｅｔ）と第２の分周信号
（Ｓ　Ｄｌ）との位相差が所定範囲外であるとき、ロッ
ク検出回路（７）は“Ｈ”レベルをロック検出出力端子
（Ｐ８）に出力し、前記のフィードバックによるプルイ
ン動作の結果、位相差が所定範囲内になったときにロッ
ク検出回路（７）は“Ｌ”レベルのロック検出信号（Ｓ
ｔ　）を出力する。そして、このロック検出信号（Ｓ、
）がＶＣＯの制御入力端子に入力されると、ＶＣＯの発
振周波数がロックインされる。

ところで、ＰＬＩ−用事扉体集積回路の動作テストを行
うときには、選択回路制御端子（ｐＨ）に対する入力を
動作テスト指令信号としての“■１“レベルに切り換え
る。これによって、選択回路（８）がアクティブとなり
、プログラマブルディバイダ（１）からの第１の分周信
号（Ｓ＋＋＋）はプログラマブルディバイダ出力端子（
Ｐ９）から図示しないテスト回路に出力され、基準信号
ディバイダ（５）からの第２の分周信号（ｓｎｚ）は基
準信号ディハイダ出力端子（ＰＩＯ）からテスト回路に
出力される。なお、この場合、位相比較器（６）から位
相比較信号出力端子（Ｐ７）に出力される信号はハイイ
ンピーダンス状態となり、ロック検出出力端子（Ｐ８）
に出力される信号は“Ｈ″ルベルなる。すなわち、ｖＣ
Ｏのプルイン動作およびロックイン動作を禁止した状態
でテストを実施する。

〈発明が解決しようとする課題〉 しかしながら、従来のＰＬＬ用半導体集積回路において
は、その動作テストを行うときに用いられる３つの外部
端子、すなわち、選択回路制御端子（ｐＨ）、プログラ
マブルデイバイダ出力端子（Ｐ９）および％Ｑ信号デイ
バイダ出力端子（ＰＩＯ）を設けているため、ＰＬＬ用
半導体集積回路のパッケージの大型化を招くという不都
合が生していた。

本発明は、このような不都合を解消するためになされた
もので、動作テストのためだけに用いられる前記３つの
外部端子を省略することにより、パッケージを小型化す
ることができるＰＬＬ用半導体集積回路を得ることを目
的とする。

〈課題を解決するための手段〉 この発明に係るＰＬＬ用半導体集積回路は、データ入力
端子から分周比設定データを入力するシフトレジスタと
、このシフトレジスタから入力した分周比設定データを
ラッチし、かつ、転送信号に基づいてラッチした分周比
設定データを転送するデータラッチ回路と、転送されて
きた分周比設定データによる分周比を設定し、かつ、入
力した外部入力信号をその分周比で分周して第１の分周
信号を出力するプログラマブルディバイダと、基準信号
発振回路と、この基準信号発振回路から入力した基準信
号を所定の分周比で分周して第２の分周信号を出力する
基準信号ディバイダと、通常動作指令信号に基づいて前
記第１の分周信号および第２の分周信号を比較し、かつ
、両分周信号の位相差信号を位相比較信号出力端子から
出力する位相比較器と、位相差が所定範囲内となったと
きにロック検出信号をロック検出出力端子から出力する
ロック検出回路とを備え、動作テスト指令信号に基づい
て前記プログラマブルディバイダからの第１の分周信号
および前記基準信号ディバイダからの第２の分周信号を
外部に出力するように構成されたＰＬＬ用半導体集積回
路において、前記第１および第２の分周信号のうちのい
ずれか一方の分周信号と前記位相比較器からの位相差信
号とのいずれか一方を選択して前記位相比較信号出力端
子に出力する第１の選択回路と、前記第１および第２の
分周信号のうちの他方の分周信号と前記ロック検出回路
からのロック検出信号とのいずれか一方を選択して前記
ロック検出出力端子に出力する第２の選択回路と、前記
第１および第２の選択回路に対して位相差信号およびロ
ック検出信号を出力させる通常動作指令信号を与える状
態と、第１の分周信号および第２の分周信号を出力させ
る動作テスト指令信号を与える状態とを切り換える選択
制御回路とを備え、前記通常動作指令信号と動作テスト
指令信号とを区別する選択命令データを前記分周比設定
データとともに前記データ入力端子から前記シフトレジ
スタを介して前記データラッチ回路に入力し、このデー
タラッチ回路から分周比設定データを前記プログラマブ
ルディバイダに転送する一方、選択命令データを前記選
択制御回路に転送するように構成したことを特徴とする
ものである。

〈作用〉 この発明に係るＰＬＬ用半導体集積回路の上記構成によ
る作用は、次のとおりである。

選択命令データとして通常動作命令データをデータ入力
端子からシフトレジスタを介してデータラッチ回路に与
えた場合、その通常動作命令データは選択制御回路に転
送され、選択制御回路は第１および第２の選択回路に対
して通常動作指令信号を与えて位相比較器からの位相差
信号を位相比較信号出力端子に出力させるとともに、ロ
ック検出回路からのロック検出信号をロック検出出力端
子に出力させるように制御する。

また、選択命令データとして動作テスト命令データをデ
ータ入力端子からシフトレジスタを介してデータラッチ
回路に与えた場合、その動作テスト命令データは選択制
御回路に転送され、選択制御回路は第１および第２の選
択回路に対して動作テスト指令信号を与え、プログラマ
ブルディバイダからの第１の分周信号と基準信号ディバ
イダからの第２の分周信号とを位相比較信号出力端子と
ロック検出出力端子とからテスト回路に出力させるよう
に制御する。

すなわち、シフトレジスタに接続されたデータ入力端子
を利用して、このデータ入力端子から選択命令データを
入力することによって従来の選択回路制御端子を省略し
、かつ、位相比較信号出力端子とロック検出出力端子と
を利用して、これらの出力端子から第１および第２の分
周信号を出力させることで従来のテスト専用のプログラ
マブルディバイダ出力端子と基準信号ディバイダ出力端
子とを省略している。

〈実施例〉 以下、この発明の実施例を図面に基づいて詳細に説明す
る。

第１図はこの発明の実施例に係るＰＬＬ用半導体集積回
路のブロック構成図である。

第１図におけける符号（１）はプログラマブルディバイ
ダ、（２）はシフトレジスタ、（３）はデータラッチ回
路、（４）は基準信号発振回路、（５）は基準信号ディ
バイダ、（６）は位相比較器、（７）はロック検出回路
　（９）は水晶振動子、（１０）　、　　（１１）はコ
ンデンサである。また、外部端子としての（Ｐｌ）は外
部入力信号入力端子、（Ｐ２）はイネーブル端子、（Ｐ
３）はクロック入力端子、（Ｐ４）はデータ入力端子、
（Ｐ５）、　　（Ｐ６）は水晶振動子接続端子、（Ｐｌ
）は位相比較信号出力端子、（Ｐ８）はロック検出出力
端子であり、これらの構成は特記しない限り第２図の従
来例と同様であるので、ここでは同一符号を付すにとど
め、説明を省略する。

この実施例において、従来例と異なっている構成は、次
のとおりである。

従来例における選択回路（８）、テスト用のプログラマ
ブルディバイダ出力端子（Ｐ９）、基準信号ディハイダ
出力端子（ＰＩＯ）および選択回路制御端子（ｐＨ）が
省略されている。

基準信号ディバイダ（５）の出力端子と位相比較器（６
）の出力端子とが第１の選択回路（１２）の入力端子に
接続され、第１の選択回路（１２）の出力端子が位相比
較信号出力端子（Ｐ７）に接続される一方、プログラマ
ブルディハイダ（１）の出力端子とロック検出回路（７
）の出力端子とが第２の選択回路（１３）の入力端子に
接続され、第２の選択回路（１３）の出力端子がロック
検出出力端子（Ｐ８）に接続されている。

ＰＬＬ用半４体集積回路を通常動作状態と動作テスト状
態とに切り換えるための選択命令データ（Ｄ２）を分周
比設定データ（ＤＩ）とともに、シフトレジスタ（２）
に接続されたデータ入力端子（Ｐ４）から入力するよう
に構成しである。データラッチ回路（３）は、分周比設
定データ（Ｄｌ）をプログラマブルディバイダ（１）に
転送する一方、選択命令データ（Ｄ２）を選択制御回路
（１４）に転送するように構成しである。選択制御回路
（１４）の出力端子は、第１および第２の選択回路（１
２）、　　（１３）の制御入力端子に接続されるととも
に、位相比較器（６）の制御入力端子に接続されている
。

次に、この実施例に係るＰＬＬ用半導体集積回路の動作
を説明する。

イネーブル端子（Ｐ２）に対する入力が“Ｈ”レベルの
ときには、クロック入力端子（Ｐ３）より入力されてい
るクロック信号の立ち上がりに応答して、データ入力端
子（Ｐ４）からシフトレジスタ（２）に分周比設定デー
タ（Ｄｌ）および選択命令データ（Ｄ２）が読み込まれ
、さらに、その分周比設定データ（Ｄｌ）と選択命令デ
ータ（Ｄ２）とがデータラッチ回路（３）に転送されて
ラッチされる。このとき、選択命令データ（Ｄ２）番こ
は、ＰＬＬ用半導体集積回路を通常動作状態に設定する
ための通常動作命令データと、動作テスト状態に設定す
るための動作テスト命令データとがあり、いずれか一方
が使用される。

イネーブル端子（Ｐ２）に対する入力が“［Ｉ”レベル
から“Ｌ”レベルに立ち下がるときの立ち下がりエツジ
が転送信号となって、データラッチ回路（３）にラッチ
されていたデータのうち分周比設定データ（ＤＩ）がプ
ログラマブルディバイダ（１）に転送され、プログラマ
ブルディバイダ（１）の分周比が設定される一方、選択
命令ブタ（Ｄ２）が選択制御回路（１４）に転送される
。

なお、プログラマブルディバイダ（１）、基準信号発振
回路（４）、基準信号ディバイダ（５）、位相比較器（
６）、ロック検出回路（７）の動作は従来例と同様であ
る。

そして、選択命令データ（Ｄ２）が通常動作命令データ
であるとき、選択制御回路（１４）は、第１および第２
の選択回路（１２）、　　（１３）に対して通常動作指
令信号を与えることにより、第１の選択回路（１２）を
、位相比較器（６）からの位相差信号（Ｓ、工）を位相
比較信号出力端子（Ｐ７）に出力する状態に切り換える
とともに、第２の選択回路（１３）を、ロック検出回路
（７）からのロック検出信号（ＳＬ　）をロック検出出
力端子（Ｐ８）に出力する状態に切り換える。

そこで、位相比較信号出力端子（Ｐ７）からの位相差信
号（ＳＰ、）は図示しないローパスフィルタを介してｖ
ＣＯに出力され、ロック検出出力端子（Ｐ８）からのロ
ック検出信号（ＳＬ　）はＶＣＯの制御入力端子に出力
される。

また、選択命令データ（Ｄ２）が動作テスト命令データ
であるとき、選択制御回路（１４）は、第１および第２
の選択回路（１２）、　　（１３）に対して動作テスト
指令信号を与えることにより、第１の選択回路（１２）
を、基準信号ディバイダ（５）からの第２の分周信号（
Ｓ　Ｄ２）を位相比較信号出力端子（Ｐ７）に出力する
状態に切り換えるとともに、第２の選択回路（１３）を
、プログラマブルディバイダ（１）からの第１の分周信
号（Ｓｌ）をロック検出出力端子（Ｐ８）に出力する状
態に切り換える。なお、この動作テスト状態では、ＶＣ
Ｏのプルイン動作およびロックイン動作を禁止した状態
でテストを実施するために、位相比較器（６）から出力
される位相差信号（ｓ　ｒｎ）をハイインピーダンス状
態とし、ロック検出回路（７）の出力を“１１”レベル
とするように位相比較器（６）を制御する。

以上のように、第１および第２の選択回路（１２）、　
　＜１３）と選択制御回路（１４）とを設け、データ入
力端子（Ｐ４）から分周比設定データ（Ｄｌ）とともに
選択命令データ（Ｄｌ）を入力するように構成したこと
により、従来例で設けられていたテスト専用のプログラ
マブルディバイダ出力端子（Ｐ９）、基準信号ディハイ
ダ出力端子（Ｐ　Ｉ　Ｏ）、および選択回路制御端子（
ｐＨ）の３つの外部端子を省略することが可能となる。

なお、上記実施例においては、第１の選択回路（１２）
において位相比較器（６）からの位相差信号（ＳＰＨ）
と基準信号ディバイダ（５）からの第２の分周信号（３
０２）とのいずれか−力選択し、第２の選択回路（１３
）においてロック検出出力端子（Ｐ８）からのロック検
出信号（ＳＬ　）とプログラマブルディバイダ出力端子
（Ｐ９）からの第１の分周信号（ＳＤ、）とのいずれか
一方を選択するように構成したが、この発明はこのよう
な構成に限定されるものではなく、プログラマブルディ
バイダ（１）からの第１の分周信号（ｓｎ、）を第１の
選択回路（１２）に入力し、基準信号ディバイダ（５）
からの第２の分周信号（Ｓｅ２）を第２の選択回路（１
３）に入力してもよい。

〈発明の効果〉 以上説明したように、この発明によれば、通常動作状態
と動作テスト状態とを切り換えるための選択命令データ
を入力する外部端子としてシフトレジスタに接続された
データ入力端子を兼用し、かつ、動作テスト時に第１お
よび第２の分周信号をテスト回路に出力するための外部
端子として、位相比較信号出力端子とロック検出出力端
子とを兼用するように構成したので、従来例で設けられ
ていた選択回路制御端子、テスト専用のプログラマブル
ディバイダ出力端子および基準信号ディバイダ出力端子
の３つの外部端子を省略することができる。その結果、
ＰＬＬ用半導体集積回路のパッケージの小型化を図るこ
とができるという効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＰＬＬ用半導体集積回
路のブロック構成図、第２図は従来のＰＬＬ用半導体集
積回路のブロック構成図である。 図における符号（１）はプログラマブルデイバイダ、　
（２）はシフトレジスタ、（３）はデータラッチ回路、
（４）は基準信号発振回路、（５）は基準信号ディバイ
ダ、（６）は位相比較器、（７）はロック検出回路、（
１２）は第１の選択回路、（１３）は第２の選択回路、
（１４）は選択制御回路であり、（Ｐｌ）は外部入力信
号入力端子、（Ｐ２）はイネーブル端子、（Ｐ３）はク
ロック入力端子、（Ｐ４）はデータ入力端子、（Ｐｌ）
は位相比較信号出力端子、（Ｐ８）はロック検出出力端
子である。また、（ＤＩ）は分周比設定データ、（Ｄｌ
）は選択命令データ、（ＳＩＮ）は外部入力信号、（Ｓ
ＲＥＦ）は基準信号、（Ｓｏｂ＞は第１の分周信号、（
ＳＯＷ）は第２の分周信号、（ＳＰＩ＋）は位相差信号
、（Ｓ、）はロック検出信号である。 なお、図中の同一符号は、互いに同一もしくは相当する
部分を示している。

Claims (1)

【特許請求の範囲】
1. （１）データ入力端子から分周比設定データを入力する
   シフトレジスタと、このシフトレジスタから入力した分
   周比設定データをラッチし、かつ、転送信号に基づいて
   ラッチした分周比設定データを転送するデータラッチ回
   路と、転送されてきた分周比設定データによる分周比を
   設定し、かつ、入力した外部入力信号をその分周比で分
   周して第１の分周信号を出力するプログラマブルディバ
   イダと、基準信号発振回路と、この基準信号発振回路か
   ら入力した基準信号を所定の分周比で分周して第２の分
   周信号を出力する基準信号ディバイダと、通常動作指令
   信号に基づいて前記第１の分周信号および第２の分周信
   号を比較し、かつ、両分周信号の位相差信号を位相比較
   信号出力端子から出力する位相比較器と、位相差が所定
   範囲内となったときにロック検出信号をロック検出出力
   端子から出力するロック検出回路とを備え、動作テスト
   指令信号に基づいて前記プログラマブルディバイダから
   の第１の分周信号および前記基準信号ディバイダからの
   第２の分周信号を外部に出力するように構成されたＰＬ
   Ｌ用半導体集積回路において、前記第１および第２の分
   周信号のうちのいずれか一方の分周信号と前記位相比較
   器からの位相差信号とのいずれか一方を選択して前記位
   相比較信号出力端子に出力する第１の選択回路と、 前記第１および第２の分周信号のうちの他方の分周信号
   と前記ロック検出回路からのロック検出信号とのいずれ
   か一方を選択して前記ロック検出出力端子に出力する第
   ２の選択回路と、 前記第１および第２の選択回路に対して位相差信号およ
   びロック検出信号を出力させる通常動作指令信号を与え
   る状態と、第１の分周信号および第２の分周信号を出力
   させる動作テスト指令信号を与える状態とを切り換える
   選択制御回路とを備え、 前記通常動作指令信号と動作テスト指令信号とを区別す
   る選択命令データを前記分周比設定データとともに前記
   データ入力端子から前記シフトレジスタを介して前記デ
   ータラッチ回路に入力し、このデータラッチ回路から分
   周比設定データを前記プログラマブルディバイダに転送
   する一方、選択命令データを前記選択制御回路に転送す
   るように構成したことを特徴とするＰＬＬ用半導体集積
   回路。